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fpga+dsp 文章 最新資訊

基于DDS跳頻信號源的設(shè)計與實現(xiàn)

  • 　　0 引言 　　跳頻通信具有較強的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應(yīng)用于軍事、交通、商業(yè)等各個領(lǐng)域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號的穩(wěn)定性和產(chǎn)生頻率的準確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個參考頻率中產(chǎn)生多個所需的頻率。該方法頻率轉(zhuǎn)換時間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過鎖相環(huán)完成頻率的加、減、乘、除運算
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基于TMS320F2812的變頻調(diào)壓功率信號源設(shè)計

  • 　　本文介紹應(yīng)用于儀器和設(shè)備測試的高精度寬頻率功率信號源的設(shè)計。傳統(tǒng)的功率信號源一般采用線性電源或模擬控制的功率開關(guān)變換電源。隨著高性能DSP控制器的出現(xiàn)，使采用數(shù)字化控制的功率開關(guān)變換電源作為功率信號源成為可能，這有利于提高系統(tǒng)的集成化水平和控制功能。本文介紹的功率信號源采用工作頻率為150MHz的DSP TMS320F2812控制。并且采用DC/DC和DC/AC兩級聯(lián)合調(diào)節(jié)實現(xiàn)。 　　1 系統(tǒng)的整體結(jié)構(gòu) 　　本文介紹的功率信號源可提供輸出電壓從2～100V可變，頻牢從20～l000Hz可變，并且可
  • 關(guān)鍵字： DSP   功率信號源  

DSP和DDS的三維感應(yīng)測井高頻信號源實現(xiàn)

  • 　　高頻信號源設(shè)計是三維感應(yīng)測井的重要組成部分。三維感應(yīng)測井的原理是利用激勵信號源通過三個正交的發(fā)射線圈向外發(fā)射高頻信號，再通過多組三個正交的接收線圈，得到多組磁場分量，從而準確測量地層各向異性電阻率。在測井過程中，要求信號源的頻率為高頻，并且要求信號的頻率有很高的穩(wěn)定性。 　　產(chǎn)生信號的方法很多，可以采用函數(shù)發(fā)生器外接分立元件來實現(xiàn)，通過調(diào)節(jié)外接電容或電阻來設(shè)置輸出信號頻率。但輸出信號受外部分立器件參數(shù)影響很大，且輸出信號頻率不能太高，同時無法實現(xiàn)頻率步進調(diào)節(jié)。另外，采用FPGA可實現(xiàn)信號發(fā)生器的設(shè)計
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小梅哥和你一起深入學(xué)習(xí)FPGA之數(shù)碼管動態(tài)掃描（下）

  • 　　   　　測試平臺設(shè)計 　　本實驗主要對數(shù)碼管驅(qū)動引腳的狀態(tài)與預(yù)期進行比較和分析，通過仿真，驗證設(shè)計的正確性和合理性。數(shù)碼管驅(qū)動模塊的testbench如下所示： 　　`timescale 1ns/1ns 　　module DIG_LED_DRIVE_tb; 　　reg [23:0]data; 　　reg clk; 　　reg rst_n; 　　wire [7:0]seg; 　　wire [2:0]sel; 　　DIG_LED_DRIVE DIG_LED_DRIVE
  • 關(guān)鍵字： FPGA  動態(tài)掃描  

千兆采樣ADC確保直接RF變頻

  • 　　隨著模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計與架構(gòu)繼續(xù)采用尺寸更小的過程節(jié)點，一種新的千兆赫ADC產(chǎn)品應(yīng)運而生。能以千兆赫速率或更高速率進行直接RF采樣且不產(chǎn)生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達應(yīng)用的直接RF數(shù)字化帶來了全新的系統(tǒng)解決方案。 　　最先進的寬帶ADC技術(shù)可以實現(xiàn)直接RF采樣。就在不久前，唯一可運行在GSPS (Gsample/s)下的單芯片ADC架構(gòu)是分辨率為6位或8位的Flash轉(zhuǎn)換器。這些器件能耗極高，且通常無法提供超過7位的有效位數(shù)(ENOB)，這是由于Flash架構(gòu)的幾何尺寸與功耗限
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選擇合適的轉(zhuǎn)換器：JESD204B與LVDS對比

  • 　　1 為不同應(yīng)用提供不同選擇 　　對于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應(yīng)用有不同的選擇。十多年來，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號技術(shù)。盡管有些LVDS應(yīng)用可使用更高的數(shù)據(jù)速率，但目前該市場上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps。LVDS技術(shù)一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項LVDS核心制造商的行業(yè)標準。該規(guī)范可作為設(shè)計人員的最佳實踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒有完全遵守LVDS
  • 關(guān)鍵字： JESD204B  LVDS  轉(zhuǎn)換器  FPGA  PHY  

實現(xiàn)基于USB3.0技術(shù)的高清攝像頭系統(tǒng)設(shè)計

  • 　　高清圖像質(zhì)量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標準配置。在該領(lǐng)域之外的許多應(yīng)用中，更高的分辨率、更好的對比度、更大的色深和更快的幀率也都越來越受歡迎，這些應(yīng)用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測系統(tǒng)等等。當然，盡管增強型成像技術(shù)在不久的將來更加流行似乎是板上釘釘?shù)氖虑?，但這將取決于支持更高數(shù)據(jù)傳輸能力的先進半導(dǎo)體技術(shù)的發(fā)展。本文將以實例闡述半導(dǎo)體技術(shù)所取得的進展。 　　雖然USB連接標準開始并沒有引起太多關(guān)注，但從上世紀90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠遠不只是為低數(shù)據(jù)速率的鼠標和
  • 關(guān)鍵字： USB  FIFO  緩沖器  FPGA  顯示器  

基于AT89C51+DSP的雙CPU伺服運動控制器的研究

  • 　　1　引　言 　　近年來,隨著制造業(yè)的不斷進步,現(xiàn)代制造業(yè)對精密化、精確化、高速化、自動化發(fā)展的要求越來越高,傳統(tǒng)的運動控制器大部分采用8051系列的8位單片機,這種單片機雖然節(jié)省了開發(fā)周期,但缺乏靈活性,且運算能力有限,難以勝任高要求運作設(shè)備[ 1 ] .DSP的數(shù)據(jù)運算和處理功能十分強大,即使在很復(fù)雜的控制系統(tǒng)中,其采樣周期也可以取得很小,控制效果可以接近于連續(xù)系統(tǒng). 把DSP與單片機各自優(yōu)勢相結(jié)合將是高性能數(shù)控系統(tǒng)的發(fā)展趨勢. 本文針對數(shù)控系統(tǒng)的要求,開發(fā)了以TI公司的高性能浮點DSP和ATME
  • 關(guān)鍵字： AT89C51  DSP  

駿龍科技最新物聯(lián)網(wǎng)開發(fā)套件和電機驅(qū)動方案擴展Altera MAX 10 FPGA的應(yīng)用

  • 　　領(lǐng)先的技術(shù)分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網(wǎng)開發(fā)套件和電機驅(qū)動方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時上電的可編程邏輯器件中提供了先進的處理能力，駿龍科技推出的產(chǎn)品進一步驗證了MAX® 10 FPGA的卓越性能，并進一步豐富了Altera公司的工業(yè)解決方案。 　　“Mpression Odyssey(奧德賽)”開發(fā)套件是一
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利用FPGA和分解器數(shù)字轉(zhuǎn)換器簡化角度測量

  • 　　1 編碼器和分解器的類型 　　編碼器分為增量和絕對兩個基本類別。增量編碼器可以監(jiān)控輪軸上的兩個位置，可以在輪軸每次經(jīng)過這兩個位置時產(chǎn)生A或B脈沖。獨立的外部電動計數(shù)器然后從這些脈沖解讀出轉(zhuǎn)速和旋轉(zhuǎn)方向。雖然適用于眾多應(yīng)用，但是增量式計數(shù)器確實存在某些不足。例如，在輪軸停轉(zhuǎn)情況下，增量編碼器在開始運行之前必須首先通過調(diào)回到某個指定校準點來實現(xiàn)自身校準。另外，增量式計數(shù)器易受到電氣干擾的影響，導(dǎo)致發(fā)送到系統(tǒng)的脈沖不準確，進而造成旋轉(zhuǎn)計數(shù)錯誤。不僅如此，許多增量編碼器屬于光電器件，如果對目標應(yīng)用有影響，則
  • 關(guān)鍵字： 編碼器  分解器  RDC  FPGA  脈沖  

Tcl在Vivado中的應(yīng)用

  • 　　Xilinx的新一代設(shè)計套件 Vivado 相比上一代產(chǎn)品 ISE， 在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。 但是對初學(xué)者來說，新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級到 Vivado 的信心。 　　本文介紹了 Tcl 在 Vivado 中的基礎(chǔ)應(yīng)用，希望起到拋磚引玉的作用，指引使用者在短時間內(nèi)快速掌握相關(guān)技巧，更好地發(fā)揮 Vivado 在 FPGA 設(shè)計中的優(yōu)勢。 　　1
  • 關(guān)鍵字： Xilinx  VivadoTcl  FPGA  cells  

Altera: FPGA集成硬核浮點DSP

  • 　　1 FPGA浮點運算推陳出新 　　以往FPGA在進行浮點運算時，為符合IEEE 754標準，每次運算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因為這些歸一化和去歸一化步驟一般通過FPGA中的大規(guī)模桶形移位寄存器實現(xiàn)，需要大量的邏輯和布線資源。通常一個單精度浮點加法器需要500個查找表(LUT)，單精度浮點要占用30%的LUT，指數(shù)和自然對數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個LUT。因此隨著DSP算法越來越復(fù)雜，F(xiàn)PGA性能會明顯劣化，對占用80%～90%邏輯資源的FPGA會造成嚴重的布線擁
  • 關(guān)鍵字： Altera  FPGA  LUT  DSP  數(shù)據(jù)通路  

三相SPWM波形發(fā)生器的設(shè)計與仿真

  • 本文提出了一種采用VHDL硬件描述語言設(shè)計新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號。并且利用VHDL設(shè)計了死區(qū)時間可調(diào)的死區(qū)時間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時間控制的SPWM信號的問題。該方法在Quartus II 9.1環(huán)境平臺下進行了仿真驗證，并將設(shè)計程序下載到DE2-70實驗板進行實驗測試，用示波器測試得到了死區(qū)時間可控制的SPWM波形。
  • 關(guān)鍵字： VHDL  SPWM  DDS  死區(qū)時間  FPGA  201505  

基于DSP硬解碼的低成本高清屏媒系統(tǒng)

  • 設(shè)計并實現(xiàn)了一種基于OMAP3730的低成本高清屏媒系統(tǒng)，能夠充分發(fā)揮可編程C64+DSP的強大計算功能， 利用硬件實現(xiàn)常用視頻格式的高清硬解碼播放，利用軟件兼顧不常有視頻格式的解碼播放，同時針對屏媒系統(tǒng)的特點利用DSP實現(xiàn)轉(zhuǎn)屏，達到在橫屏和豎屏上的自適應(yīng)播放的效果。
  • 關(guān)鍵字： OMAP3730  ARM  DSP  GstDiscover  硬解碼  201505  

聲納圖像動態(tài)范圍擴展與FPGA實現(xiàn)

  • 本文針對成像聲納擴展圖像動態(tài)范圍和增強圖像細節(jié)的需求，提出了一種基于開方運算的動態(tài)范圍擴展方法?；谡n題組研制的多波束成像聲納原理樣機的研制，分析了數(shù)據(jù)動態(tài)范圍壓縮導(dǎo)致圖像細節(jié)丟失的原因及其對成像質(zhì)量的影響，采用JPL快速平方根近似算法改善了開方運算FPGA實現(xiàn)過程的資源占用和系統(tǒng)延時。最后，對改進設(shè)計方案進行了實驗驗證，通過多波束成像聲納系統(tǒng)的消聲水池實驗證明了本文動態(tài)范圍擴展方法的有效性和可行性，系統(tǒng)成像質(zhì)量改善明顯，達到優(yōu)化設(shè)計的預(yù)期目標。
  • 關(guān)鍵字： 成像聲納  動態(tài)范圍  平方根  FPGA  波束成像  201505  
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