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fpga ip 文章 最新資訊

基于FPGA高速數(shù)據(jù)采集與傳輸?shù)穆暦鶞y井系統(tǒng)

  • 摘要 針對測井中信號傳輸速度低、操作繁瑣等問題，提出一種高速數(shù)據(jù)采集與傳輸?shù)男路椒?。該設(shè)計系統(tǒng)采用高速AD轉(zhuǎn)換，以靈活、高效性價比FPGA芯片-EP1C6為平臺，利用USB傳輸，實現(xiàn)了基于Verilog的聲幅測井系統(tǒng)。最終，
  • 關(guān)鍵字： FPGA  高速數(shù)據(jù)  采集  傳輸    

基于Nios II步進電機控制器IP核的設(shè)計與實現(xiàn)

  • 摘要 根據(jù)Nios II處理器的Avalon總線規(guī)范，設(shè)計了一款面向步進電機的控制器IP核。該定制IP核采用軟、硬件協(xié)同設(shè)計的方法，功能符合Avalon總線的讀寫傳輸時序，具有完備的步進電機驅(qū)動能力。仿真結(jié)果表明，該IP核具有
  • 關(guān)鍵字： IP  設(shè)計  實現(xiàn)  控制器  電機  Nios  II  步進  基于  

Stratix V現(xiàn)發(fā)售業(yè)界首款高性能成品28-nm FPGA

  • 以最低的功耗獲得業(yè)界最好的性能?，F(xiàn)在開始成品批量發(fā)售Stratix? V FPGA，它在高端應(yīng)用中實現(xiàn)了業(yè)界最大帶寬和最高系統(tǒng)集成度，非常靈活，降低成本和總功耗。
  • 關(guān)鍵字： FPGA  DSP  

萊迪思推出升級版HDR-60攝像機開發(fā)套件

  • 萊迪思半導(dǎo)體公司(NASDAQ: LSCC)在2月28日至3月1日于德國紐倫堡舉辦的嵌入式世界展上，宣布發(fā)布升級版萊迪思HDR-60攝像機開發(fā)套件，新增加了Helion的圖形用戶界面(GUI)。
  • 關(guān)鍵字： 萊迪思  FPGA  HDR-60  

基于FPGA動態(tài)背光源及其驅(qū)動電路設(shè)計

  • 摘要：LCD 顯示離不開背光源的輔助，而現(xiàn)在絕大多數(shù)顯示器采用恒定亮度背光源，存在顯示效果動態(tài)模糊以及低對比度等問題，并且耗能也較為嚴(yán)重。文章著重敘述一種基于視頻內(nèi)容逐幀分析，然后選擇最佳背光亮度的一種由
  • 關(guān)鍵字： 驅(qū)動  電路設(shè)計  及其  光源  FPGA  動態(tài)  基于  

基于FPGA的慣導(dǎo)組合數(shù)據(jù)采集及控制系統(tǒng)設(shè)計

  • 摘要：利用FPGA并行處理的特點及其豐富的I／O接口，在此設(shè)計了一種針對捷聯(lián)慣導(dǎo)系統(tǒng)的組合數(shù)據(jù)采集和控制系統(tǒng)。該系統(tǒng)能夠?qū)崟r采集慣導(dǎo)系統(tǒng)所需的IMU和GPS數(shù)據(jù)，能夠根據(jù)需要產(chǎn)生任意占空比的PWM控制信號，該系統(tǒng)預(yù)留
  • 關(guān)鍵字： FPGA  組合  數(shù)據(jù)采集  控制系統(tǒng)設(shè)計    

基于DSP和FPGA的導(dǎo)航計算機系統(tǒng)設(shè)計

  • 基于DSP和FPGA的導(dǎo)航計算機系統(tǒng)設(shè)計,摘要：為提高導(dǎo)航的精度和實時性，設(shè)計了基于DSP和FPGA的導(dǎo)航計算機模塊，成功實現(xiàn)了低成本、小型化的捷聯(lián)慣性導(dǎo)航系統(tǒng)。通過描述硬件的設(shè)計原理和軟件的框架及流程，簡要介紹了系統(tǒng)的設(shè)計和實現(xiàn)方法。經(jīng)驗證，該系統(tǒng)
  • 關(guān)鍵字： 計算機系  設(shè)計  導(dǎo)航  FPGA  DSP  基于  

首期XUP-Digilent TTP課程培訓(xùn)圓滿結(jié)束

  • XUP(Xilinx大學(xué)計劃部)攜手Digilent China(上海德致倫)于2012年3月4日，在上海浦東軟件大廈Xilinx上海分公司舉辦首期TTP(Target Teaching Platform)課程培訓(xùn)。
  • 關(guān)鍵字： Digilent  FPGA  

MATHWORKS推出基于MATLAB生成HDL代碼的產(chǎn)品

  • MathWorks近日宣布推出HDL Coder，該產(chǎn)品支持MATLAB 自動生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語言實現(xiàn) FPGA 和 ASIC 設(shè)計。MathWorks還宣布推出了HDL Verifier，該產(chǎn)品包含用于測試 FPGA 和 ASIC 設(shè)計的 FPGA 硬件在環(huán)功能。有了這兩個產(chǎn)品，MathWorks現(xiàn)在可提供利用 MATLAB 和 Simulink 進行 HDL 代碼生成和驗證的能力。
  • 關(guān)鍵字： MathWorks  FPGA  HDL  

Altera舉行世界上第一款光FPGA技術(shù)演示

  • 為創(chuàng)新設(shè)計和構(gòu)建需要大量帶寬的應(yīng)用，Altera公司(NASDAQ: ALTR)今天宣布，在世界上首次演示公司的光FPGA技術(shù)。與Avago技術(shù)公司聯(lián)合開發(fā)，這一演示展示了Altera的光互連可編程器件怎樣大幅度提高互連帶寬，同時減小系統(tǒng)復(fù)雜度，降低功耗和價格。這一技術(shù)演示是Altera公司最近的系列創(chuàng)新之一，這些創(chuàng)新包括，業(yè)界為FPGA開發(fā)的第一個OpenCL程序，以及28-Gbps收發(fā)器技術(shù)，實現(xiàn)了業(yè)界最高數(shù)據(jù)速率以及優(yōu)異的信號完整性。Altera于上一季度在部分用戶中進行演示，并將于2012年3月6
  • 關(guān)鍵字： Altera  FPGA  

IP承載網(wǎng)絡(luò)規(guī)劃設(shè)計分析

  • 毋庸置疑，現(xiàn)代通信網(wǎng)絡(luò)的發(fā)展，是由業(yè)務(wù)需求和市場需求來決定的，而不是技術(shù)的發(fā)展。我們回頭看看互聯(lián)網(wǎng)（IP網(wǎng)絡(luò)）的發(fā)展歷程，這其中市場推動的痕跡非常明顯：這一種六七十年代就已經(jīng)誕生的IP網(wǎng)絡(luò)技術(shù)，在九十年代
  • 關(guān)鍵字： 分析  規(guī)劃設(shè)計  網(wǎng)絡(luò)  承載  IP  

大型FPGA設(shè)計中的多時鐘設(shè)計策略

  • 利用FPGA實現(xiàn)大型設(shè)計時，可能需要FPGA具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要
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一種用于FPGA互聯(lián)資源測試的新方法

  • 摘要：以基于靜態(tài)隨機存儲器(SRAM)的現(xiàn)場可編程門陣列(FPGA)為例，在傳統(tǒng)的三次測試方法的基礎(chǔ)上提出了一種新穎的針對FPGA互聯(lián)資源的測試方法。該方法運用了層次化的思想，根據(jù)開關(guān)矩陣中可編程互聯(lián)點(PIP)兩端連線資
  • 關(guān)鍵字： FPGA  互聯(lián)  方法  資源測試    

基于FPGA的超級電容均壓及充放電設(shè)計

  • 摘要：由于超級電容器單體性能參數(shù)的離散性，當(dāng)多個單體串聯(lián)組成電容器組時，在充放電過程中容易造成過充或過放現(xiàn)象，嚴(yán)重危害超級電容器的使用壽命。文中提出以FPGA為檢測、控制單元，對電容進行有效地充放電控制，
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Xilinx FPGA 配置電路分類

  • FPGA配置電路可以看成用戶設(shè)計和硬件電路之間的連接紐帶，最終目的是在一定外部條件下，準(zhǔn)確快速地實現(xiàn)FPGA系統(tǒng)配置。在FPGA的配置系統(tǒng)中，軟件編程由FPGA提供商提供，設(shè)計人員要掌握其操作方法，將配置數(shù)據(jù)從PC加載
  • 關(guān)鍵字： Xilinx  FPGA  配置電路  分類    
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fpga ip介紹

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