dsp+fpga 文章 最新資訊
基于DSP的列車應變力測試系統(tǒng)設計
- 摘 要:本文介紹了基于TMS320VC33 DSP芯片的應變力測試系統(tǒng)的設計,給出了結構原理框圖,并圍繞DSP設計了測試系統(tǒng)的中斷、復位子系統(tǒng)、存儲子系統(tǒng)和通信子系統(tǒng)。同時還對測試系統(tǒng)進行了信號完整性分析。關鍵詞:測試系統(tǒng);DSP;應變力;信號完整性車輪與軌道間的作用力是評價車輛運行品質的重要因素,能否準確及時地獲取輪軌間的作用力直接影響著車輛脫軌系數(shù)等參數(shù)的計算。應變力測試系統(tǒng)是設計列車運行狀態(tài)地面安全監(jiān)測平臺的關鍵環(huán)節(jié),本文用DSP芯片開發(fā)的測試系統(tǒng)正是針對這一需要
- 關鍵字: DSP 測試系統(tǒng) 信號完整性 應變力
基于FPGA的高速數(shù)字鎖相環(huán)的設計與實現(xiàn)
- 摘 要:本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案,并詳細介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設計的鎖相環(huán)進行計算機仿真和硬件測試,表明該方案確實可以提高鎖相環(huán)的捕獲性能。關鍵詞:數(shù)字鎖相環(huán)(DPLL);捕獲時間;FPGA;VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù),指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時間。在一些系統(tǒng)中,如跳頻通信系統(tǒng),由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次,甚至高達上萬次),要求鎖相環(huán)能夠對信號相位快速捕獲。因此
- 關鍵字: FPGA VHDL 捕獲時間 數(shù)字鎖相環(huán)(DPLL)
基于FPGA的同步測周期高精度數(shù)字頻率計的設計
- 摘 要:本文介紹了一種同步測周期計數(shù)器的設計,并基于該計數(shù)器設計了一個高精度的數(shù)字頻率計。文中給出了計數(shù)器的VHDL編碼,并對頻率計的FPGA實現(xiàn)進行了仿真驗證,給出了測試結果。關鍵詞:頻率計;VHDL;FPGA;周期測量 在現(xiàn)代數(shù)字電路設計中,采用FPGA結合硬件描述語言VHDL可以設計出各種復雜的時序和邏輯電路,具有設計靈活、可編程、高性能等優(yōu)點。本文將介紹一種基于FPGA,采用同步測周期的方法來實現(xiàn)寬頻段高精度數(shù)字頻率計的設計。 圖1 同步測周期計數(shù)器
- 關鍵字: FPGA VHDL 頻率計 周期測量
自上而下直到物理實現(xiàn)的DSP設計流程
- 引言世界正處于高科技下一波快速增長的開端, DSP已經(jīng)成為業(yè)界公認的、將按指數(shù)增長的技術焦點。目前,大多數(shù)DSP設計已經(jīng)能在半導體生產商(如T1、ADI、Freescale等)提供的通用DSP芯片上實現(xiàn)。通用處理器的價格相對比較便宜,并且有高質量和廉價的編程工具、方便快速實現(xiàn)DSP算法的支持,但開發(fā)人員更希望在原型創(chuàng)建和調試過程中能進行重新編程。圖1 通用DSP處理器的性能與通信領域需要的DSP處理性能的比較速度的需要現(xiàn)在,對電子系統(tǒng)的性能要求已經(jīng)超過了通用DSP處理器的能力。圖1顯示了由寬帶
- 關鍵字: DSP
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