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基于現(xiàn)場可編程門陣列（FPGA）技術的射頻讀卡器設計

  • 電子產品世界,為電子工程師提供全面的電子產品信息和行業(yè)解決方案,是電子工程師的技術中心和交流中心,是電子產品的市場中心,EEPW 20年的品牌歷史,是電子工程師的網絡家園
  • 關鍵字： XPS  FPGA  DAC  Xilinx  GSRD  RFID  CPLD  ASK  CRC  UID  

采用靈活的汽車FPGA來提高片上系統(tǒng)級集成和降低物料成本

  • 汽車制造商們堅持不懈地改進車內舒適性、安全性、便利性、工作效能和娛樂性，反過來，這些努力又推動了各種車內數(shù)字技術的應用。然而，汽車業(yè)較長的開發(fā)周期卻很難跟上最新技術的發(fā)展，尤其是一直處于不斷變化中的車內聯(lián)網規(guī)范，以及那些來自消費市場的快速興起和消失的技術，從而造成了較高的工程設計成本和大量過時。向這些組合因素中增加低成本目標、擴展溫度范圍、高可靠性與質量目標和有限的物理板空間，以及汽車設計中存在的挑戰(zhàn)，最多使人進一步感到沮喪?？删幊踢壿嬈骷?nbsp;(PLD)，如現(xiàn)場可編程門陣列 (FPGA)
  • 關鍵字： CPLD  FPGA  單片機  汽車電子  嵌入式系統(tǒng)  汽車電子  

基于IP核的FPGA設計方法

  • 前　言 幾年前設計專用集成電路(ASIC) 還是少數(shù)集成電路設計工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實現(xiàn), 系統(tǒng)制造公司的設計人員正越來越多地采用ASIC 技術集成系統(tǒng)級功能(System L evel In tegrete - SL I) , 或稱片上系統(tǒng)(System on a ch ip ) , 但ASIC 設計能力跟不上制造能力的矛盾也日益突出。現(xiàn)在設計人員已不必全部用邏輯門去設計ASIC, 類似于用集成電路( IC) 芯片在印制板上的設計,ASIC 設計人員可以應用等
  • 關鍵字： ASIC  CPLD  FPGA  IP  單片機  嵌入式系統(tǒng)  

PDH通信二次群復接器在CPLD中的實現(xiàn)

  • 1 引 言 數(shù)字復接就是把兩個或兩個以上的支路數(shù)字信號按時分復接方式合并成單一的合路數(shù)字信號。按照各低次群時鐘的情況，復接有3種方式：如果各輸入支路數(shù)字信號相互同步，且與本機定時信號也同步，那么調整單元只需調整相位，這就是同步復接；如果輸入支路數(shù)字信號不同步且與本機定時信號也異步，那么調整單元就要對各支路信號進行頻率和相位的調整，使之成為同步信號，這就是異步復接；如果輸入支路數(shù)字信號的生效瞬間相對于本機對應的定時信號是以同一標稱速度出現(xiàn)，而速度的任何變化都限制在規(guī)定的容差范圍內，這種就是準同步(PDH
  • 關鍵字： CPLD  PDH  電源技術  模擬技術  

CPLD在三相PFC矩陣變換器中的應用

  • 1 引言 隨著電子技術的不斷發(fā)展，在通訊、控制工程中應運而生的各種硬件平臺在功率電子領域中顯示出了獨有的特色，例如：MCU，DSP和復雜可編程邏輯器(Complex Programmable Logic Device。簡稱CPLD)等集成度很高的數(shù)字芯片就是以其精度高，溫度漂移小，升級換代簡便，長期工作不老化等特點，而廣泛用于功率變換器中，且大有取代傳統(tǒng)模擬控制芯片的勢頭。CPLD的多個通道可以并行工作的這一特點，使得控制三相功率因數(shù)校正(PFC)矩陣變換器的6只雙向開關同步、協(xié)調地工作。在此，介紹的
  • 關鍵字： CPLD  電源技術  矩陣變換器  模擬技術  三相PFC  

基于DSP和CPLD的低功耗多路數(shù)據處理系統(tǒng)設計

  • 引言 隨著電子技術的應用和發(fā)展，數(shù)字信號處理內容日益復雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設計技術也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據處理系統(tǒng)。 模擬信號的輸入經過50Hz陷波電路(濾除工頻
  • 關鍵字： CPLD  DSP  單片機  多路數(shù)據處理  嵌入式系統(tǒng)  

MCS-51單片機與CPLD/FPGA接口邏輯設計

  • 在功能上，單片機與大規(guī)模CPLD有很強的互補性。單片機具有性能價格比高、功能靈活、易于人機對話、良好的數(shù)據處理能力濰點；CPLD/FPGA則具有高速、高可靠以及開發(fā)便捷、規(guī)范等優(yōu)點。以此兩類器件相結合的電路結構在許多高性能儀器儀表和電子產品中仍將被廣泛應用。本文就單片機與CPLD/FPGA的接口方式作一簡單介紹，希望對從事單片機和CPLD/FPGA研發(fā)的朋友能有所啟發(fā)。     單片機與CPLD/FPGA的接口方式一般有兩種，即總線方式與獨立方式，分別說明
  • 關鍵字： CPLD/FPGA  MCS-51  單片機  邏輯設計  嵌入式系統(tǒng)  

在CPLD管理下實現(xiàn)高效多串口中斷源

  • 近幾年來，隨著后PC時代的來臨，具有簡潔、高效等特點的嵌入式系統(tǒng)得到了飛速的發(fā)展。嵌入式技術發(fā)展到今天已將各種計算機技術多層次、多方面的交叉融合在了一起。嵌入式系統(tǒng)加快了工業(yè)設計進程，降低了開發(fā)成本及其風險，使用簡便，擴展靈活，高效精簡，可方便地應用于各工業(yè)領域。 中斷請求采用邊沿觸發(fā)來進行中斷檢測，通過將信號送到特定的引線來檢測中斷。每條引線對應一個可能的硬件中斷，因為系統(tǒng)不能辨認哪個設備使用中斷線，所以當多個1個的設備被設置成使用同一個特定中斷時就產生了混亂。中斷產生時，由專用的中斷程序接管系統(tǒng)，首先
  • 關鍵字： CPLD  RS232  串口  單片機  嵌入式系統(tǒng)  中斷源  

基于梯形圖-VHDL的CPLD開發(fā)方法研究

  • 本文通過對一個典型順序控制電路梯形圖的VHDL程序設計與時序仿真，表明梯形圖-VHDL設計方法是正確可行的。
  • 關鍵字： VHDL  CPLD  梯形圖  方法研究    

CPLD在水下沖擊波記錄儀中的應用

  • 1.引言 隨著大規(guī)模集成電路和單片機的迅速發(fā)展，復雜可編程邏輯器件（CPLD）具有使用靈活、可靠性高、功能強大的優(yōu)點，在電子產品設計中得到了廣泛的應用。CPLD可實現(xiàn)在系統(tǒng)編程，重復多次，而且還兼容IEEE1149.1(JTAG)標準的測試激勵端和邊界掃描能力，使用CPLD器件進行開發(fā)，不僅可以提高系統(tǒng)的集成化程度、可靠性和可擴充性，而且大大縮短產品的設計周期。由于CPLD采用連續(xù)連接結構，易于預測延時，從而使電路仿真更加準確。CPLD是標準的大規(guī)模集成電路產品，可用于各種數(shù)字邏輯系統(tǒng)
  • 關鍵字： CPLD  測量  測試  沖擊波  記錄儀  

基于CCD的圖像采集處理系統(tǒng)的研究

  • 基于CCD的圖像采集處理系統(tǒng)的研究 濟南山東大學信息科學與工程學院(250100) 黃素貞 尹立新 張國梁  　　摘　要：以CCD作為圖像傳感器,以CPLD作為圖像采集系統(tǒng)的控制核心,以DSP作為基本圖像處理單元,實現(xiàn)了圖像自動采集處理系統(tǒng),完成了圖像的快速采集、存儲及數(shù)據處理。不僅對系統(tǒng)的硬件設計和軟件設計進行了討論,而且對應用的算法也進行了簡單的介紹。 　　關鍵詞：CPLD CCD A/D DSP 圖像處理 　　CCD是一種光電轉換式圖像傳感器。它利用光電轉換原理把圖像信息直接轉換成電信
  • 關鍵字： A/D  CCD  CPLD  DSP  圖像處理  

蓄電池在線監(jiān)測系統(tǒng)的設計與實現(xiàn)

  • 蓄電池在電力系統(tǒng)中是一種必備的后備電源且數(shù)量較多, 其使用壽命和安全可靠性倍受用戶關注。但由于使用不當或者不能及時維護，經常會導致蓄電池組中個別蓄電池的過放電或者早期失效。過放電或者早期失效的個別蓄電池在后備電源投入使用時,會嚴重影響整個電池組的放電容量,甚至會導致整個供電系統(tǒng)的崩潰。因此，為保證在市電被切斷時用電設備能夠安全可靠運行,避免蓄電池在長期使用過程中因個別電池過放電或者失效而引發(fā)事故帶來經濟損失,對蓄電池進行實時在線監(jiān)測和及時的故障診斷成為蓄電池維護工作的一個極為重要 方面。本文介紹的基于ST
  • 關鍵字： CPLD  工業(yè)控制  監(jiān)測系統(tǒng)  蓄電池  工業(yè)控制  

FPGA與CPLD的區(qū)別

  • 管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點,但由于ＣＰＬＤ和ＦＰＧＡ結構上的差異,具有各自的特點:①ＣＰＬＤ更適合完成各種算法和組合邏輯,ＦＰ ＧＡ更適合于完成時序邏輯。換句話說,ＦＰＧＡ更適合于觸發(fā)器豐富的結構,而ＣＰＬＤ更適合于觸發(fā)器有限而乘積項豐富的結構。②ＣＰＬＤ的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的,而ＦＰＧＡ的分段式布線結構決定了其延遲的不可預測性。 ③在編程上ＦＰＧＡ比ＣＰＬＤ具有更大的靈活性。ＣＰＬＤ通過修改具有固定內連電路的邏輯功能來編程,ＦＰＧＡ主要通過
  • 關鍵字： CPLD  FPGA  

基于DSP和CPLD的低功耗多路數(shù)據處理系統(tǒng)設計

  • 引言 隨著電子技術的應用和發(fā)展，數(shù)字信號處理內容日益復雜，同時，很多情況下要求整個系統(tǒng)具有低功耗的特點。為滿足這種要求，DSP芯片設計技術也在向低功耗、高性能的方向發(fā)展。從處理速度來看，TMS320VC5502的運算能力已經達到了600MMACS，即每秒鐘可以完成6億次乘加運算。從功耗來看，TMS320VC5502內核電壓只有1.26V，整個芯片的功耗也大大降低了。本文介紹了基于TMS320VC5502和CPLD XC95144的低功耗多路數(shù)據處理系統(tǒng)。 模擬信號的輸入經過50Hz陷波電路(濾除工頻
  • 關鍵字： ADS7805  CPLD  DSP  單片機  嵌入式系統(tǒng)  數(shù)據處理  

基于CPLD的位同步時鐘提取電路設計

  • 引言 異步串行通信是現(xiàn)代電子系統(tǒng)中最常用的數(shù)據信息傳輸方式之一，一般情況下，為了能夠正確地對異步串行數(shù)據進行發(fā)送和接收，就必須使其接收與發(fā)送的碼元同步，位同步時鐘信號不僅可用來對輸入碼元進行檢測以保證收發(fā)同步，而且在對接收的數(shù)字碼元進行各種處理等過程中，也可以為系統(tǒng)提供一個基準的同步時鐘。 本文介紹的位同步時鐘的提取方案，原理簡單且同步速度較快。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在CPLD上實現(xiàn)。 位同步時鐘的提取原理 本系統(tǒng)由一個跳變沿捕捉模塊、一個狀態(tài)寄存器和一個可控計數(shù)器共三
  • 關鍵字： CPLD  串行通信  電源技術  模擬技術  同步時鐘  
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