ASIC在解決高性能復雜設計概念方面提供了一種解決方案,但是ASIC也是高投資風險的,如90nm ASIC/SoC設計大約需要2000萬美元開發(fā)成本.為了降低成本,現在可采用FPGA來實現ASIC.但是,但ASIC集成度較大時,需要幾個FPGA來實現,這就需要考慮如何來連接ASIC設計中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
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SystemVerilog ASIC FPGA
本文介紹了一種基于FPGA技術的IDE硬盤接口的設計。該卡提供兩個符合ATA-6規(guī)范的接口，采用FPGA實現了兩套IDE接口功能，設計支持PIO和Ultra DMA傳輸模式，文章側重于介紹用FPGA實現IDE接口協議的具體方法。
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硬盤 IDE接口 FPGA
在目前的廣播電視系統中ASI接口是使用非常廣泛的一種接口形式，該接口隨同SPI一起被歐洲電信標準化協會（ETSI）制訂，以使不同廠家生產的MPEG2單元可以方便地進行互聯。本設計方案以FPGA為核心器件，制作出了SPI-ASI接口轉換器。這套方案成本較低，利用FPGA的可編程性，硬件的升級較容易。
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視頻傳輸流 編碼模塊 FPGA FIFO模塊
當你打開任何智能電子設備(從老式的電視遙控器到全球定位系統)，會發(fā)現幾乎所有的設備都至少采用了一個微控制器(MCU)，很多設備里還會有多個微控制器。MCU往往被用于專用的終端產品或設備中，它能夠很好地完成特殊任務。另一方面，PC的大腦，即微處理器被設計用于實現許多通用的功能。微控制器可用于降低成本，加固工業(yè)和自動化應用，將其嵌入FPGA中時，還可以通過重新編程迅速改變功能。這種靈活性使得單個設備可應用于接口標準不同的多個市場。
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微控制器 SRAM FPGA
目前，逆變器在很多領域有著越來越廣泛地應用。對逆變器的研究具有十分重要的意義和廣闊的工程應用前景。常見逆變技術的控制方法大致分為開環(huán)控制的載波調制方法和閉環(huán)控制的跟蹤控制方法。跟蹤控制方法屬于閉環(huán)控制，閉環(huán)反饋中的檢測環(huán)節(jié)需要與高壓主電路相互隔離，避免高壓側電磁噪聲對控制電路的竄擾。高性能的跟蹤型逆變器對反饋量的實時性要求很高，因此要求反饋環(huán)節(jié)具有高速隔離傳輸模擬信號的能力。
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數字隔離型 串行ADC FPGA 工程應用
無論是在通訊，消費電子，計算還是工業(yè)領域，MAX II CPLD都是進行控制路徑應用最好的選擇，這些應用都受成本和功耗預算的約束。MAX II器件提供更低的架構、更低的功耗以及更高的密度，使之成為復雜控制應用的最理想的解決方案，包括那些以前不可能采用CPLD的應用。
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MAXII 控制路徑 CPLD
MAX? II CPLD 體系結構中兩個獨特的功能是其他 CPLD 所不具有的：內部振蕩器和 8 Kbits 非易失用戶閃存 ( 請參考圖 1) 。
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MAX?II 體系結構 CPLD 獨特功能
隨著我國航天技術的不斷進步，深空測距技術受到越來越多的關注。在深空測距系統中，中頻信號發(fā)生器對系統性能有著重要的意義。在USB(統一S頻段)系統中，原有的模擬電路實現的發(fā)射模塊存在性能不完善、輸入動態(tài)范圍小、可控性能差、不能適應中心頻率大范圍變化、體積大等問題，為了解決上述問題，可在一個標準化通用數字調制信號發(fā)生器的平臺上，通過外圍的控制電路，實現對載波中心頻率、輸出功率、調相指數、測距音通／斷控制等參數的改變。
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PLD USB 測距 D/A FPGA
CPLD 最常見的應用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實現鍵盤功能。I/O 擴展是CPLD 很普通的功能，使處理器采用很少的I/O 便可以解碼規(guī)模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O，但是在鍵盤解碼時沒有必要為每一開關提供一個I/O。采用較少的連線進行鍵盤解碼的優(yōu)點在于減少了鍵盤到主電路板的走線數量，降低了鍵盤區(qū)開關矩陣的復雜度。本應用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個I/O 和一個GND 引腳的大規(guī)模開
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MAXII 模擬鍵盤 CPLD 編碼器
Altera 的 MAX? II CPLD 系列自從推出以來，在低功耗應用上大展身手，特別是新的零功耗 MAX IIZ ，它的動態(tài)功耗和待機功耗都是業(yè)界最低的。 Altera新的零功耗 MAX IIZ CPLD ，在 CPLD 業(yè)界實現了最低的靜態(tài)和動態(tài)功耗。 Altera? CPLD 能夠幫助您提高性能，同時降低功耗。
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Altera 低功耗 MAXII CPLD
近年來，隨著視頻監(jiān)控系統在各個領域的廣泛應用，作為視頻監(jiān)近系統組成之一的多畫面處理器的應用也愈來愈普遍。如使用一臺九畫面處理器，則可在一臺監(jiān)視器上同時監(jiān)控9個目標，只需使用一臺錄像機便可對9路視頻信號同時實時錄像。目前多畫面處理器有黑白/彩色四、九、十六畫面處理器等6種類型。一般說來，多畫面處理器除了有畫面分割功能外，還須有視頻信號切換及報警功能。
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處理器 FPGA 多畫面 單片機 視頻監(jiān)控 設計
基于極具突破性的新型CPLD架構，MAX? II器件重新定義了CPLD的價值定位。傳統意義上，CPLD由基于宏單元的邏輯陣列塊（LAB）和特定的全局布線矩陣組成。對于基于宏單元的構架，隨著邏輯密度的增加，布線區(qū)域呈指數性增長，因此當密度大于512宏單元時，該架構不具有高效的可升級性。
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架構 CPLD Max
PLD是可編程邏輯器件（Programable Logic Device）的簡稱，FPGA是現場可編程門陣列（Field Programable Gate Array）的簡稱，兩者的功能基本相同，只是實現原理略有不同，所以我們有時可以忽略這兩者的區(qū)別，統稱為可編程邏輯器件或PLD/FPGA。
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基本教程 PLD FPGA 可編程邏輯
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