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如何采用SystemVerilog來改善基于FPGA的ASIC原型

  • ASIC在解決高性能復(fù)雜設(shè)計(jì)概念方面提供了一種解決方案,但是ASIC也是高投資風(fēng)險的,如90nm ASIC/SoC設(shè)計(jì)大約需要2000萬美元開發(fā)成本.為了降低成本,現(xiàn)在可采用FPGA來實(shí)現(xiàn)ASIC.但是,但ASIC集成度較大時,需要幾個FPGA來實(shí)現(xiàn),這就需要考慮如何來連接ASIC設(shè)計(jì)中所有的邏輯區(qū)塊.采用SystemVerilog,可以簡化這一問題.
  • 關(guān)鍵字： SystemVerilog  ASIC  FPGA  

基于FPGA技術(shù)的IDE硬盤接口的設(shè)計(jì)

  • 本文介紹了一種基于FPGA技術(shù)的IDE硬盤接口的設(shè)計(jì)。該卡提供兩個符合ATA-6規(guī)范的接口，采用FPGA實(shí)現(xiàn)了兩套IDE接口功能，設(shè)計(jì)支持PIO和Ultra DMA傳輸模式，文章側(cè)重于介紹用FPGA實(shí)現(xiàn)IDE接口協(xié)議的具體方法。
  • 關(guān)鍵字： 硬盤  IDE接口  FPGA  

基于FPGA的視頻傳輸流發(fā)送系統(tǒng)設(shè)計(jì)

  • 在目前的廣播電視系統(tǒng)中ASI接口是使用非常廣泛的一種接口形式，該接口隨同SPI一起被歐洲電信標(biāo)準(zhǔn)化協(xié)會（ETSI）制訂，以使不同廠家生產(chǎn)的MPEG2單元可以方便地進(jìn)行互聯(lián)。本設(shè)計(jì)方案以FPGA為核心器件，制作出了SPI-ASI接口轉(zhuǎn)換器。這套方案成本較低，利用FPGA的可編程性，硬件的升級較容易。
  • 關(guān)鍵字： 視頻傳輸流  編碼模塊  FPGA  FIFO模塊  

針對微控制器應(yīng)用的FPGA實(shí)現(xiàn)

  • 當(dāng)你打開任何智能電子設(shè)備(從老式的電視遙控器到全球定位系統(tǒng))，會發(fā)現(xiàn)幾乎所有的設(shè)備都至少采用了一個微控制器(MCU)，很多設(shè)備里還會有多個微控制器。MCU往往被用于專用的終端產(chǎn)品或設(shè)備中，它能夠很好地完成特殊任務(wù)。另一方面，PC的大腦，即微處理器被設(shè)計(jì)用于實(shí)現(xiàn)許多通用的功能。微控制器可用于降低成本，加固工業(yè)和自動化應(yīng)用，將其嵌入FPGA中時，還可以通過重新編程迅速改變功能。這種靈活性使得單個設(shè)備可應(yīng)用于接口標(biāo)準(zhǔn)不同的多個市場。
  • 關(guān)鍵字： 微控制器  SRAM  FPGA  

基于FPGA的高速數(shù)字隔離型串行ADC及其工程應(yīng)用

  • 目前，逆變器在很多領(lǐng)域有著越來越廣泛地應(yīng)用。對逆變器的研究具有十分重要的意義和廣闊的工程應(yīng)用前景。常見逆變技術(shù)的控制方法大致分為開環(huán)控制的載波調(diào)制方法和閉環(huán)控制的跟蹤控制方法。跟蹤控制方法屬于閉環(huán)控制，閉環(huán)反饋中的檢測環(huán)節(jié)需要與高壓主電路相互隔離，避免高壓側(cè)電磁噪聲對控制電路的竄擾。高性能的跟蹤型逆變器對反饋量的實(shí)時性要求很高，因此要求反饋環(huán)節(jié)具有高速隔離傳輸模擬信號的能力。
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MAX II 控制路徑應(yīng)用

  • 無論是在通訊，消費(fèi)電子，計(jì)算還是工業(yè)領(lǐng)域，MAX II CPLD都是進(jìn)行控制路徑應(yīng)用最好的選擇，這些應(yīng)用都受成本和功耗預(yù)算的約束。MAX II器件提供更低的架構(gòu)、更低的功耗以及更高的密度，使之成為復(fù)雜控制應(yīng)用的最理想的解決方案，包括那些以前不可能采用CPLD的應(yīng)用。
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獨(dú)特的功能——只有MAX II CPLD能夠提供

  • MAX? II CPLD 體系結(jié)構(gòu)中兩個獨(dú)特的功能是其他 CPLD 所不具有的：內(nèi)部振蕩器和 8 Kbits 非易失用戶閃存 ( 請參考圖 1) 。
  • 關(guān)鍵字： MAX?II  體系結(jié)構(gòu)  CPLD  獨(dú)特功能  

基于FPGA的USB側(cè)音測距信號發(fā)生器設(shè)計(jì)

  • 隨著我國航天技術(shù)的不斷進(jìn)步，深空測距技術(shù)受到越來越多的關(guān)注。在深空測距系統(tǒng)中，中頻信號發(fā)生器對系統(tǒng)性能有著重要的意義。在USB(統(tǒng)一S頻段)系統(tǒng)中，原有的模擬電路實(shí)現(xiàn)的發(fā)射模塊存在性能不完善、輸入動態(tài)范圍小、可控性能差、不能適應(yīng)中心頻率大范圍變化、體積大等問題，為了解決上述問題，可在一個標(biāo)準(zhǔn)化通用數(shù)字調(diào)制信號發(fā)生器的平臺上，通過外圍的控制電路，實(shí)現(xiàn)對載波中心頻率、輸出功率、調(diào)相指數(shù)、測距音通／斷控制等參數(shù)的改變。
  • 關(guān)鍵字： PLD  USB  測距  D/A  FPGA  

FPGA系列相關(guān)圖書介紹

使用MAX II CPLD 作為模擬鍵盤編碼器

  • CPLD 最常見的應(yīng)用是鍵盤編碼器。處理器、ASSP 或者ASIC 一般無法提供足夠的引腳來實(shí)現(xiàn)鍵盤功能。I/O 擴(kuò)展是CPLD 很普通的功能，使處理器采用很少的I/O 便可以解碼規(guī)模較大的鍵盤。雖然MAX? 和MAX? II 等CPLD 可以提供足夠的低成本I/O，但是在鍵盤解碼時沒有必要為每一開關(guān)提供一個I/O。采用較少的連線進(jìn)行鍵盤解碼的優(yōu)點(diǎn)在于減少了鍵盤到主電路板的走線數(shù)量，降低了鍵盤區(qū)開關(guān)矩陣的復(fù)雜度。本應(yīng)用筆記解釋怎樣利用MAX II 器件資源來解碼只有兩個I/O 和一個GND 引腳的大規(guī)模開
  • 關(guān)鍵字： MAXII  模擬鍵盤  CPLD  編碼器  

低功耗MAX II CPLD

  • Altera 的 MAX? II CPLD 系列自從推出以來，在低功耗應(yīng)用上大展身手，特別是新的零功耗 MAX IIZ ，它的動態(tài)功耗和待機(jī)功耗都是業(yè)界最低的。 Altera新的零功耗 MAX IIZ CPLD ，在 CPLD 業(yè)界實(shí)現(xiàn)了最低的靜態(tài)和動態(tài)功耗。 Altera? CPLD 能夠幫助您提高性能，同時降低功耗。
  • 關(guān)鍵字： Altera  低功耗  MAXII  CPLD  

基于FPGA的視頻監(jiān)控系統(tǒng)中多畫面處理器的設(shè)計(jì)

  • 近年來，隨著視頻監(jiān)控系統(tǒng)在各個領(lǐng)域的廣泛應(yīng)用，作為視頻監(jiān)近系統(tǒng)組成之一的多畫面處理器的應(yīng)用也愈來愈普遍。如使用一臺九畫面處理器，則可在一臺監(jiān)視器上同時監(jiān)控9個目標(biāo)，只需使用一臺錄像機(jī)便可對9路視頻信號同時實(shí)時錄像。目前多畫面處理器有黑白/彩色四、九、十六畫面處理器等6種類型。一般說來，多畫面處理器除了有畫面分割功能外，還須有視頻信號切換及報(bào)警功能。
  • 關(guān)鍵字： 處理器  FPGA  多畫面  單片機(jī)  視頻監(jiān)控  設(shè)計(jì)  

可編程邏輯器件設(shè)計(jì)技巧

CPLD MAX II低成本架構(gòu)

  • 基于極具突破性的新型CPLD架構(gòu)，MAX? II器件重新定義了CPLD的價值定位。傳統(tǒng)意義上，CPLD由基于宏單元的邏輯陣列塊（LAB）和特定的全局布線矩陣組成。對于基于宏單元的構(gòu)架，隨著邏輯密度的增加，布線區(qū)域呈指數(shù)性增長，因此當(dāng)密度大于512宏單元時，該架構(gòu)不具有高效的可升級性。
  • 關(guān)鍵字： 架構(gòu)  CPLD  Max  

FPGA開發(fā)板快速教程（二）

  • PLD是可編程邏輯器件（Programable Logic Device）的簡稱，F(xiàn)PGA是現(xiàn)場可編程門陣列（Field Programable Gate Array）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以我們有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或PLD/FPGA。
  • 關(guān)鍵字： 基本教程  PLD  FPGA  可編程邏輯  
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