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cpld／fpga 文章 最新資訊

拆解安捷倫電源/測量單元(SMU)

  • Dave Jones在5年時間里，上傳了超過600個電子類的視頻。在每周二，Jones會拆解一個不錯的設(shè)備(當(dāng)然，有時候沒有那么好)，Jones并不是簡單地把盒子破壞、打開，他會用他豐富的電子設(shè)計知識來說明這個設(shè)備是怎么設(shè)計
  • 關(guān)鍵字： 拆解    FPGA    CPLD    Xilinx    安捷倫  

基于CPLD器件在時間統(tǒng)一系統(tǒng)中的應(yīng)用

  • 引言隨著電子技術(shù)的發(fā)展，對遙測信號的幀結(jié)構(gòu)的可編程度、集成度的要求越來越高，用于時間統(tǒng)一系統(tǒng)的B碼源的設(shè)計也趨于高度集成化。為了適應(yīng)現(xiàn)代靶場試驗任務(wù)的要求，我們采用Altera的CPLD器件，將用于產(chǎn)生B碼的各種
  • 關(guān)鍵字： CPLD  時間統(tǒng)一系統(tǒng)  IRIG－B碼  

DSP與CPLD的輸電線路局部氣象監(jiān)測裝置設(shè)計

  • 1 概 述輸電線路的狀態(tài)直接決定著整個電網(wǎng)的安全穩(wěn)定運行，輸電線路微氣象參數(shù)的實時監(jiān)測能夠為電網(wǎng)正常調(diào)度、以及自然災(zāi)害預(yù)測和控制提供必要的現(xiàn)場信息。輸電線路是電力系統(tǒng)的關(guān)鍵元件之一。為了安全、穩(wěn)定地運行，
  • 關(guān)鍵字： DSP  CPLD  輸電線路  氣象監(jiān)測  

基于數(shù)字電位計的X射線探測器偏壓調(diào)節(jié)

  • 針對某X射線探測器輸出信號增益需不斷調(diào)節(jié)以滿足后續(xù)信號采集電路的輸入范圍，其偏置電壓需要精細(xì)調(diào)節(jié)，文章采用數(shù)字電位計和FPGA設(shè)計了X射線探測器偏置電壓調(diào)節(jié)系統(tǒng)。闡述了所選數(shù)字電位計的參數(shù)、特點及內(nèi)部結(jié)構(gòu)，在此基礎(chǔ)上給出了系統(tǒng)的設(shè)計方案。文章中FPGA采用SPI通信方式對數(shù)字電位計進(jìn)行配置實現(xiàn)電阻100KΩ共256檔的調(diào)節(jié)，最終給出實際測試結(jié)果，驗證了采用數(shù)字電位計實現(xiàn)偏壓調(diào)節(jié)的靈活性。
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硬核浮點DSP的FPGA或取代高性能計算GPGPU

  • 近來，Altera公司推出業(yè)界首款浮點FPGA，它集成了硬核IEEE754兼容浮點運算功能，提高了DSP性能、設(shè)計人員的效能和邏輯效率。據(jù)悉，硬核浮點DSP模塊集成在Altera20nmArria10FPGA和SoC中，以及14nmStratix10FPGA和SoC
  • 關(guān)鍵字： DSP  FPGA  數(shù)字信號處理  

FPGA內(nèi)建處理器 加速軟硬協(xié)同設(shè)計速度

  • 在所謂的嵌入式設(shè)計領(lǐng)域，F(xiàn)PGA(可編程邏輯閘陣列)亦可屬于該領(lǐng)域的陣營之一，但隨著ARM的開疆辟土，ARM在嵌入式領(lǐng)域也有相當(dāng)優(yōu)異的成績表現(xiàn)。賽靈思(Xilinx)FAE經(jīng)理羅志愷直言，在產(chǎn)業(yè)界里，同時具備ARM處理器、PLD與
  • 關(guān)鍵字： FPGA  處理器  軟硬協(xié)同  

紓解處理器負(fù)擔(dān)　FPGA推升系統(tǒng)電源效率

  • 繼手機(jī)之后，智慧眼鏡、智慧手表等穿戴式裝置可望將系統(tǒng)耗電規(guī)格推向新的里程碑，因而也刺激小封裝、低功耗的現(xiàn)場可編程閘陣列(FPGA)導(dǎo)入需求，以扮演顯示器、I/O和相機(jī)子系統(tǒng)與主處理器之間的橋梁，協(xié)助分擔(dān)耗電量
  • 關(guān)鍵字： FPGA  處理器  電源效率  

基于CPLD的CCD信號發(fā)生器的研究

  • 1、引言CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來的新型半導(dǎo)體器件。目前CCD作為光電傳感器由于其具有體積小、重量輕、功耗小、工作電壓低和抗燒毀 等優(yōu)點以及在分辨率、動態(tài)范圍、靈敏度
  • 關(guān)鍵字： CPLD  CCD  信號發(fā)生器  

FPGA+DSP架構(gòu)的HD-SDI高清圖像處理系統(tǒng)設(shè)計

  • 摘要：隨著圖像處理技術(shù)及傳感器技術(shù)的不斷發(fā)展，高清數(shù)字圖像取代模擬圖像成為一種趨勢。設(shè)計了一種基于HD-SDI技術(shù)的高清圖像處理系統(tǒng)，可通過FPGA+DSP架構(gòu)對1080P全高清圖像進(jìn)行采集和字符疊加，并實時進(jìn)行目標(biāo)提
  • 關(guān)鍵字： HD-SDI  圖像處理  DVI  FPGA  

一種FPGA高速訪問USB設(shè)備的設(shè)計方案

  • 摘要：針對FPGA訪問USB設(shè)備存在傳輸速率低、資源消耗大、開發(fā)復(fù)雜的缺點，提出了一種將ARM處理器與FPGA相結(jié)合實現(xiàn)高速訪問USB設(shè)備的方案。該方案利用ARM處理器的USB Host讀取USB設(shè)備數(shù)據(jù)井緩存于高速內(nèi)存，采用乒乓
  • 關(guān)鍵字： USB設(shè)備  數(shù)據(jù)訪問  FPGA  嵌入式系統(tǒng)  

基于DSP和FPGA的編碼器信號測量及處理的通用模塊

  • 隨著科學(xué)技術(shù)的飛速發(fā)展，自動控制系統(tǒng)在各領(lǐng)域中的應(yīng)用越來越多，特別是計算機(jī)自動控制系統(tǒng)已成為現(xiàn)代科學(xué)技術(shù)、軍事工程和現(xiàn)代工業(yè)等領(lǐng)域不可缺少的部分。因而，自動控制元件如作為動力裝置的各種電動機(jī)、發(fā)電機(jī)和
  • 關(guān)鍵字： DSP  FPGA  增量式編碼器  

基于脈沖信號源的CPLD方法實現(xiàn)

  • 單片機(jī)產(chǎn)生的脈沖信號源由于是靠軟件實現(xiàn)的，所以輸出頻率及步進(jìn)受單片機(jī)時鐘頻率、指令數(shù)和指令執(zhí)行周期的限制。文中介紹了一種以CPLD為核心的脈沖信號源，脈沖信號源的參數(shù)(頻率、占空比)由工控機(jī)通過I/O板卡設(shè)置，
  • 關(guān)鍵字： 脈沖信號源  CPLD  單片機(jī)  

MicroBlaze AXI總線實現(xiàn)OLED顯示

  • OLED作為從設(shè)備，主設(shè)備通過SPI控制協(xié)議和OLED模塊進(jìn)行通信，硬件接口為PMOD接口，OLED模塊內(nèi)部集成SRAM存儲設(shè)備緩存顯示數(shù)據(jù)。OLED模塊使用4wire SPI串行方式,其信號包含：SCK(時鐘),CS(片選),MOSI(master output
  • 關(guān)鍵字： NANO2    microblaze    FPGA    OLED  

基于OpenCL標(biāo)準(zhǔn)的FPGA設(shè)計

  • 在可編程技術(shù)發(fā)展的最初階段，可編程能力出現(xiàn)了兩個極端。一個極端的代表是單核CPU和DSP單元。這些器件使用含有一系列可執(zhí)行指令的軟件來進(jìn)行編程。對于編程人員，在概念上以連續(xù)的方式來開發(fā)這些指令，而高級處理器
  • 關(guān)鍵字： OpenCL    FPGA  

采用Altera 10代FPGA實現(xiàn)低延時小尺寸設(shè)計

  • 由于電子設(shè)計日漸復(fù)雜，設(shè)計人員通常需要采用各種不同類型的功能，但他們無法具備所有的專業(yè)知識、資源和時間。這促使了半導(dǎo)體知識產(chǎn)權(quán)(SIP)市場的增長，預(yù)計2017年將達(dá)到57億美元。某些復(fù)雜設(shè)計使用的各種SIP模塊甚
  • 關(guān)鍵字： FPGA  低延遲  Altera  
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