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cadence?virtuoso? 文章 最新資訊

用于蜂窩式物聯(lián)網應用的多波段有源天線調諧器

  • 自從便攜式電話在 20 世紀 80 年代問世以來，新的無線電技術不斷更迭，移動通信行業(yè)呈現爆炸式增長。伴隨每一代無線電技術的問世，都涌現出了新的服務和業(yè)務機會，引領了所謂的“第三次通信浪潮”。由 5G 和未來 6G 技術賦能的技術革新將為更多行業(yè)和社會新型服務提供支持，直到 2030 年及以后（圖 1）。自從便攜式電話在 20 世紀 80 年代問世以來，新的無線電技術不斷更迭，移動通信行業(yè)呈現爆炸式增長。伴隨每一代無線電技術的問世，都涌現出了新的服務和業(yè)務機會，引領了所謂的“第三次通信浪潮”。由 5G 和
  • 關鍵字： Cadence  物聯(lián)網  天線調諧器  

Cadence推出Joules RTL Design Studio，將RTL生產力和結果質量提升到新的高度

  • ·? ?將 RTL 收斂速度加快 5 倍，結果質量改善 25%·? ?RTL 設計師可快速準確地了解物理實現指標，根據提供的指引有效提升 RTL 性能·? ?與 Cadence Cerebrus 和 Cadence JedAI Platform 集成，實現 AI 驅動的 RTL 優(yōu)化中國上海，2023 年 7 月 17 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence? Joules? RTL
  • 關鍵字： Cadence  RTL  

Cadence并購英國半導體設計公司Pulsic

  • 據外媒EENews消息，美國Cadence公司并購了總部位于英國布里斯托爾（Bristol）的Pulsic半導體設計公司。報道稱，一位發(fā)言人證實交易已經完成，并表示將在未來幾周內提供更多細節(jié)。據悉，Pulsic于2000年由來自Zuken的工程師組成，他們在布里斯托爾也有一個工具設計中心。資料顯示，Cadence成立于1988年，由ECAD Systems和SDA Systems兩個公司合并而成，目前已成為全球EDA龍頭企業(yè)之一。Pulsic亦是一家擁有20多年歷史的EDA軟件公司，已為全球存儲、FP
  • 關鍵字： Cadence  Pulsic  

Cadence發(fā)布面向TSMC 3nm工藝的112G-ELR SerDes IP展示

  • 3nm 時代來臨了！Cadence 在 2023 年 TSMC 北美技術研討會期間發(fā)布了面向臺積電 3nm 工藝（N3E）的 112G 超長距離（112G-ELR）SerDes IP 展示，這是 Cadence 112G-ELR SerDes IP 系列產品的新成員。在后摩爾時代的趨勢下，FinFET 晶體管的體積在 TSMC 3nm 工藝下進一步縮小，進一步采用系統(tǒng)級封裝設計（SiP）。通過結合工藝技術的優(yōu)勢與 Cadence 業(yè)界領先的數字信號處理（DSP）SerDes 架構，全新的 112G-ELR
  • 關鍵字： Cadence  TSMC  3nm工藝  SerDes IP  

Cadence 推出開拓性的 Virtuoso Studio

  • ·       這是一個業(yè)界用于打造差異化定制芯片的領先平臺，可借助生成式 AI 技術顯著提升設計生產力；·       Virtuoso Studio 與 Cadence 最前沿的技術和最新的底層架構集成，助力設計工程師在半導體和 3D-IC 設計方面取得新突破；·       依托 30 年來在全線工藝技術方面取得的行業(yè)領先
  • 關鍵字： Cadence  Virtuoso Studio    

Cadence 加強其 Tensilica Vision 和 AI 軟件合作伙伴生態(tài)

  • 新加入的生態(tài)系統(tǒng)成員包括 Kudan 和 Visionary.ai，有助于快速部署高性能、高能效的基于 SLAM 和 AI ISP 的解決方案 中國上海，2023 年 4 月 12 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布歡迎 Kudan 和 Visionary.ai 加入 Tensilica 軟件合作伙伴生態(tài)系統(tǒng)，他們將為 Cadence? Tensilica? Vision DSP 和 AI 平臺帶來業(yè)界領先的同步與地圖構建 （SLAM）和 AI 圖像
  • 關鍵字： Cadence  Tensilica Vision  AI 軟件  

Cadence 推出 Allegro X AI，旨在加速 PCB 設計流程，可將周轉時間縮短 10 倍以上

  • 中國上海，2023 年 4 月 7 日 —— 楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布推出 Cadence? Allegro? X AI technology，這是 Cadence 新一代系統(tǒng)設計技術，在性能和自動化方面實現了革命性的提升。這款 AI 新產品依托于 Allegro X Design Platform 平臺，可顯著節(jié)省 PCB 設計時間，與手動設計電路板相比，在不犧牲甚至有可能提高質量的前提下，將布局布線（P&R）任務用時從數天縮短至幾分鐘。?
  • 關鍵字： Cadence  Allegro  PCB  

電路老化不均勻成為 IC 設計師面對的大問題

  • 半導體行業(yè)在了解 IC 老化如何影響可靠性方面正在取得進展，但仍有問題待解決。
  • 關鍵字： Cadence  仿真  

Cadence榮獲六項2022 TSMC OIP年度合作伙伴大獎

  • 內容提要：·?????? Cadence 憑借關鍵的 EDA、云和 IP 創(chuàng)新榮獲 TSMC 大獎；·?????? Cadence 是 TSMC 3DFabric 聯(lián)盟的創(chuàng)始成員之一。?中國上海，2022年12月14日——楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布，其 EDA、IP 和云計算解決方案獲得了 TSMC 頒發(fā)的六項 Open Innova
  • 關鍵字： Cadence  2022 TSMC OIP  

聯(lián)電與Cadence共同開發(fā)認證的毫米波參考流程達成一次完成硅晶設計

  • 聯(lián)華電子與全球電子設計創(chuàng)新領導廠商益華計算機(Cadence Design Systems, Inc.)于今(30)日宣布雙方合作經認證的毫米波參考流程，成功協(xié)助亞洲射頻IP設計的領導廠商聚睿電子(Gear Radio Electronics)，在聯(lián)電28HPC+ 制程技術以及Cadence? 射頻(RF)解決方案的架構下，達成低噪音放大器 (LNA) IC一次完成硅晶設計(first-pass silicon success) 的非凡成果。 經驗證的聯(lián)電28HPC+解決方案非常適合生產應用于高
  • 關鍵字： 聯(lián)電  Cadence  毫米波參考流程  

Cadence Certus新品亮相!助力全芯片并行優(yōu)化和簽核速度提高10倍

  • 內容提要：●? ?為客戶提供業(yè)內首個具有大規(guī)模并行和分布式架構的完全自動化環(huán)境；●? ?支持無限容量的設計優(yōu)化和簽核，周轉時間縮短至一夜，同時大幅降低設計功耗；●? ?支持云的解決方案，推動新興設計領域的發(fā)展，包括超大規(guī)模計算、5G 通信、移動、汽車和網絡?？请娮樱绹?Cadence 公司）近日宣布推出新的 Cadence??Certus??Closure Solution，以應對不斷增長的芯片級設計尺寸和復雜性挑戰(zhàn)。Ca
  • 關鍵字： Cadence  并行優(yōu)化  簽核速度  

Cadence發(fā)布Verisium AI-Driven Verification Platform引領驗證效率革命

  • 楷登電子（美國 Cadence 公司）近日宣布，推出 Cadence? Verisium? Artificial Intelligence (AI)-Driven Verification Platform，整套應用通過大數據和 JedAI Platform 來優(yōu)化驗證負荷、提高覆蓋率并加速 bug 溯源。Verisium 平臺基于新的 Cadence Joint Enterprise Data AI (JedAI) Platform，并與 Cadence 驗證引擎原生集成。隨著 SoC 復雜性不斷提高，
  • 關鍵字： Cadence  Verisium AI-Driven Verification Platform  驗證  

聯(lián)電與Cadence攜手22納米模擬與混合信號設計認證

  • 聯(lián)華電子與Cadence于今(8月24)日共同宣布，Cadence的模擬與混合信號(Analog/Mixed Signal, AMS)芯片設計流程獲得聯(lián)華電子22納米超低功耗 (22ULP)與22納米超低漏電(22ULL)制程認證，此流程可優(yōu)化制程效率、縮短設計時間，加速5G、物聯(lián)網和顯示等應用設計開發(fā)，滿足日漸增高的市場需求。 聯(lián)電的22納米制程具有超低功耗和超低漏電的技術優(yōu)勢，可滿足在科技創(chuàng)新發(fā)展下，使用時間長、體積小、運算強的應用需求。經聯(lián)電認證的Cadence AMS設計流程，提供了整合
  • 關鍵字： 聯(lián)電  Cadence  22納米  模擬與混合信號  

Cadence 通過面向 TSMC 先進工藝的 PCIe 5.0 PHY 和控制器 IP 規(guī)范合規(guī)性認證

  • 楷登電子（美國 Cadence 公司）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術 PCI Express?（PCIe?）5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認證活動中通過了 PCI-SIG? 的認證測試。Cadence? 解決方案經過充分測試，符合 PCIe 5.0 技術的 32GT/s 全速要求。該合規(guī)計劃為設計者提供測試程序，用以評估系統(tǒng)級芯片（SoC）設計的 PCIe 5.0 接口是否會按預期運行。 面向 PCIe 5
  • 關鍵字： Cadence  TSMC  PCIe 5.0  

聯(lián)發(fā)科與瑞薩采用Cadence Cerebrus AI方案 優(yōu)化芯片PPA

  • Cadence Design Systems, Inc.宣布，Cadence Cerebrus?智能芯片設計工具(Intelligent Chip Explorer) 獲得客戶采用于其全新量產計劃。此基于 Cadence Cerebrus 采用人工智能 (AI) 技術帶來自動化和擴展數字芯片設計能力，能為客戶優(yōu)化功耗、效能和面積 (PPA)，以及提高工程生產力。Cadence Cerebrus 運用革命性的AI技術，擁有獨特的強化學習引擎，可自動優(yōu)化軟件工具和芯片設計選項，提供更好的 PPA進而大幅減少工
  • 關鍵字： 聯(lián)發(fā)科  瑞薩  Cadence  Cerebrus AI  芯片PPA  
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