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arm+fpga 文章 最新資訊

ARM超級(jí)手機(jī)2012年問(wèn)世

  • 　　4月22日消息，據(jù)國(guó)外媒體報(bào)道，ARM移動(dòng)解決方案工程師詹姆斯布魯斯(JamesB ruce)表示，Cortex A15多核心處理器運(yùn)算速度大約是當(dāng)前A9設(shè)計(jì)架構(gòu)(例如：Nvidia Tegra2)的兩倍，預(yù)計(jì)2012年能夠問(wèn)世。屆時(shí)消費(fèi)者將可以60-150美元的未綁約價(jià)格買(mǎi)到內(nèi)置A5(Sparrow)架構(gòu)處理器(單核，500兆赫)的入門(mén)級(jí)智能手機(jī)。布魯斯預(yù)計(jì)明年中檔智能機(jī)(采用Cortex A9處理器)未綁約售價(jià)約200-400美元?！?/li>
  • 關(guān)鍵字： ARM  A15多核芯片  

各品牌ARM SoC技術(shù)比較分析

  • 各品牌ARM SoC技術(shù)比較分析,本文將介紹三個(gè)常見(jiàn)的ARM SoC，包含ARM7和ARM9，并試著分析與比較它們的性能?！　RM7族群　　低耗電量和低成本是ARM7的優(yōu)點(diǎn)。不過(guò)，ARM7的最大執(zhí)行速率不到100 MHz，因此，在應(yīng)用上，它和8051之類(lèi)的微控制器(MCU)類(lèi)
  • 關(guān)鍵字： 比較  分析  技術(shù)  SoC  ARM  品牌  

基于ARM 926EJ-S微控制器的網(wǎng)絡(luò)廣播設(shè)計(jì)

  • 基于ARM 926EJ-S微控制器的網(wǎng)絡(luò)廣播設(shè)計(jì),本文提出了一種基于ARM和PoE的嵌入式系統(tǒng)的網(wǎng)絡(luò)廣播設(shè)計(jì)方案。該方案以ARM926EJ-S處理器及其外圍模塊作為硬件平臺(tái)，以嵌入式Linux作為操作系統(tǒng)，構(gòu)成整個(gè)系統(tǒng)。該系統(tǒng)應(yīng)用以太網(wǎng)供電，實(shí)現(xiàn)網(wǎng)絡(luò)廣播的功能，不必進(jìn)行專(zhuān)
  • 關(guān)鍵字： 網(wǎng)絡(luò)廣播  設(shè)計(jì)  控制器  926EJ-S  ARM  基于  

基于Xilinx FPGA的片上系統(tǒng)無(wú)線(xiàn)保密通信終端設(shè)計(jì)

  • 0引言利用軟件實(shí)施加密算法已經(jīng)成為實(shí)時(shí)安全通信系統(tǒng)的重要瓶頸。標(biāo)準(zhǔn)的商品化CPU和DSP無(wú)法跟上數(shù)據(jù)...
  • 關(guān)鍵字： FPGA  片上系統(tǒng)  無(wú)線(xiàn)保密  通信終端  

基于FPGA+DSP的高速中頻采樣信號(hào)處理平臺(tái)的實(shí)現(xiàn)

  • 基于FPGA+DSP的高速中頻采樣信號(hào)處理平臺(tái)的實(shí)現(xiàn),摘要：高速中頻采樣信號(hào)處理平臺(tái)在實(shí)際應(yīng)用中有很大的前景，提出采用FPGA+DSP的處理結(jié)構(gòu)，結(jié)合高性能A／D和D／A處理芯片，設(shè)計(jì)了一個(gè)通用處理平臺(tái)，并對(duì)其主要性能進(jìn)行了測(cè)試。實(shí)驗(yàn)與實(shí)際應(yīng)用表明，該系統(tǒng)具有很強(qiáng)的
  • 關(guān)鍵字： 信號(hào)處理  平臺(tái)  實(shí)現(xiàn)  采樣  中頻  FPGA  DSP  高速  基于  

FPGA在數(shù)字式心率計(jì)中的電路組成及工作原理

  • 本心率計(jì)在數(shù)字式心率計(jì)的基礎(chǔ)上，采用FPGA和VHDL語(yǔ)言實(shí)現(xiàn)，減少了元器件使用數(shù)量，提高了測(cè)量精度和可靠性。該電路能夠?qū)崟r(shí)采集并測(cè)量人體心跳的瞬時(shí)和平均心跳速率，判斷并顯示心率狀態(tài)（即心跳是否正常、是否過(guò)快或過(guò)慢、是否有心率不齊現(xiàn)象）。如果心率過(guò)快或過(guò)慢或者有心率不齊現(xiàn)象，那么將用不同顏色發(fā)光管進(jìn)行閃爍報(bào)警顯示。

  • 關(guān)鍵字： FPGA  數(shù)字式  電路  工作原理    

基于POWER PC+FPGA架構(gòu)的飛行試驗(yàn)振動(dòng)數(shù)據(jù)實(shí)時(shí)分析

  • 摘要：飛行試驗(yàn)振動(dòng)信號(hào)具有采樣率高、數(shù)據(jù)量大、處理復(fù)雜的特點(diǎn)，在現(xiàn)有條件下，通過(guò)遙測(cè)鏈路很難將大量的振動(dòng)數(shù)據(jù)實(shí)時(shí)傳輸至地面監(jiān)控系統(tǒng)。針對(duì)試飛測(cè)試的需要，結(jié)合某型號(hào)的試飛關(guān)鍵技術(shù)攻關(guān)研究，突破試飛振動(dòng)數(shù)
  • 關(guān)鍵字： POWER  FPGA  PC  架構(gòu)    

基于Cyclone III FPGA的DDR2接口設(shè)計(jì)分析

  • DDR SDRAM是Double Data Rate SDRAM的縮寫(xiě)，即雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。DDR內(nèi)存是在SDRAM內(nèi)存基礎(chǔ)上發(fā)展而來(lái)的，能夠在時(shí)鐘的上升沿和下降沿各傳輸一次數(shù)據(jù)，可以在與SDRAM相同的總線(xiàn)時(shí)鐘頻率下達(dá)到更高的數(shù)據(jù)傳輸率。雖然DDR2和DDR一樣,都采用相同采樣方式進(jìn)行數(shù)據(jù)傳輸，但DDR2擁有兩倍于DDR的預(yù)讀取系統(tǒng)命令數(shù)據(jù)的能力。
  • 關(guān)鍵字： Cyclone  FPGA  DDR2  III    

高性能FPGA中的高速SERDES接口

  • 引言　 串行接口常用于芯片至芯片和電路板至電路板之間的數(shù)據(jù)傳輸。隨著系統(tǒng)的帶寬不斷增加至多吉比特范圍，并行接口已經(jīng)被高速串行鏈接，或SERDES （串化器/ 解串器）所取代 。起初， SERDES是獨(dú)立的ASSP或ASIC器
  • 關(guān)鍵字： SERDES  FPGA  性能  接口    

基于Xilinx FPGA的片上系統(tǒng)無(wú)線(xiàn)保密通信終端

  • 本設(shè)計(jì)使用硬件描述語(yǔ)言VHDL在FPGA數(shù)字邏輯層面上實(shí)現(xiàn)AES加解密，為了系統(tǒng)的擴(kuò)展性和構(gòu)建良好的人機(jī)交互，設(shè)計(jì)通過(guò)PS/2鍵盤(pán)輸入加密密鑰，并將其顯示在LCD上。在軟核MicroBlaze上，通過(guò)SPI總線(xiàn)讀寫(xiě)FIFO和RAM控制射頻芯片CC2420，使系統(tǒng)具有信道選擇、地址識(shí)別、自動(dòng)CRC校驗(yàn)功能，使系統(tǒng)更加安全、通信誤碼率更低。

  • 關(guān)鍵字： 保密  通信  終端  無(wú)線(xiàn)  系統(tǒng)  Xilinx  FPGA  基于  

基于FPGA數(shù)據(jù)流控制動(dòng)態(tài)可重構(gòu)的實(shí)現(xiàn)

  • 摘要 基于FPGA基本數(shù)據(jù)流的下載控制方式，利用遺傳算法，通過(guò)單片機(jī)控制數(shù)據(jù)流的方式對(duì)FPGA進(jìn)行編程配置，實(shí)現(xiàn)自身重構(gòu)，使系統(tǒng)具有自適應(yīng)、自組織和自修復(fù)的特性。
    關(guān)鍵詞 FPGA；遺傳算法；動(dòng)態(tài)重構(gòu)；單片機(jī)
  • 關(guān)鍵字： FPGA  數(shù)據(jù)流  動(dòng)態(tài)可重構(gòu)    

異步FIFO在FPGA與DSP通信中的運(yùn)用

  • 摘要 利用異步FIFO實(shí)現(xiàn)FPGA與DSP進(jìn)行數(shù)據(jù)通信的方案。FPGA在寫(xiě)時(shí)鐘的控制下將數(shù)據(jù)寫(xiě)入FIFO，再與DSP進(jìn)行握手后，DSP通過(guò)EMIFA接口將數(shù)據(jù)讀入。文中給出了異步FIFO的實(shí)現(xiàn)代碼和FPGA與DSP的硬件連接電路。經(jīng)驗(yàn)證，利用
  • 關(guān)鍵字： 通信  運(yùn)用  DSP  FPGA  FIFO  異步  

基于FIash和JTAG接口的FPGA多配置系統(tǒng)

  • 摘要：針對(duì)需要切換FPGA器件的配置以實(shí)現(xiàn)不同功能的特殊應(yīng)用場(chǎng)合，提出了一種使用大容量的Flash存儲(chǔ)器作配置碼流載體的FPGA多配置系統(tǒng)。該系統(tǒng)采用傳輸速度快的JTAG接口提高了配置碼流的燒寫(xiě)速度，采用并行從模式減少
  • 關(guān)鍵字： FIash  JTAG  FPGA  接口    
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arm+fpga介紹

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