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中芯國(guó)際首席執(zhí)行官邱慈云博士出任燦芯半導(dǎo)體董事長(zhǎng)
- 國(guó)際領(lǐng)先的IC設(shè)計(jì)公司及一站式服務(wù)供應(yīng)商燦芯半導(dǎo)體(上海)有限公司(以下簡(jiǎn)稱“燦芯半導(dǎo)體”)今日宣布，中芯國(guó)際集成電路制造有限公司(“中芯國(guó)際”，紐交所代號(hào)：SMI，港交所股份代號(hào)：981)首席執(zhí)行官邱慈云博士出任燦芯半導(dǎo)體董事長(zhǎng)。 邱慈云博士是半導(dǎo)體產(chǎn)業(yè)資深人士，擁有超過30 年的半導(dǎo)體技術(shù)研發(fā)、商務(wù)拓展、運(yùn)營(yíng)和公司管理經(jīng)驗(yàn)，曾先后擔(dān)任華虹NEC總裁兼首席執(zhí)行官、Silterra Malaysia總裁兼首席運(yùn)營(yíng)官、中芯國(guó)際高級(jí)運(yùn)營(yíng)副總裁及臺(tái)積電運(yùn)
- 關(guān)鍵字： 燦芯 半導(dǎo)體
燦芯半導(dǎo)體攜SoC解決方案參加ICCAD盛宴
- “中國(guó)集成電路設(shè)計(jì)業(yè)2012年會(huì)暨重慶集成電路跨越發(fā)展高峰論壇”于2012年12月06日在重慶隆重召開，本次年會(huì)以“開拓創(chuàng)新，發(fā)揮優(yōu)勢(shì)，優(yōu)化產(chǎn)業(yè)結(jié)構(gòu)，打造電子信息產(chǎn)業(yè)高地”為主題。
- 關(guān)鍵字： 燦芯 SoC ASIC設(shè)計(jì)
燦芯研發(fā)出國(guó)際0.11微米和0.13微米工藝的USB 2.0 OTG PHY
- 國(guó)際領(lǐng)先的ASIC設(shè)計(jì)公司及一站式服務(wù)供應(yīng)商，燦芯半導(dǎo)體(上海)有限公司(以下簡(jiǎn)稱“燦芯半導(dǎo)體”)日前宣布基于中芯國(guó)際集成電路制造有限公司(簡(jiǎn)稱“中芯國(guó)際”，紐約證交所股票代碼：SMI，香港聯(lián)合交易所股票代碼：981)的0.11微米和0.13微米工藝平臺(tái)成功開發(fā)了USB 2.0物理層設(shè)計(jì)(PHY),該設(shè)計(jì)為采用USB 2.0的器件提供了尺寸更小、性能更好以及更經(jīng)濟(jì)的解決方案。
- 關(guān)鍵字： 燦芯 USB
燦芯半導(dǎo)體推出新一代SoC集成平臺(tái)
- 燦芯半導(dǎo)體日前宣布，開始面向客戶提供能滿足快速和可靠的RTL交付的新一代SoC集成平臺(tái)“Briliante”。根據(jù)客戶定制的目標(biāo)，結(jié)合架構(gòu)的復(fù)雜度，燦芯半導(dǎo)體能在1~3天內(nèi)完成RTL設(shè)計(jì)以供綜合，包括自動(dòng)生成測(cè)試案例以供驗(yàn)證。此外，這個(gè)通用的平臺(tái)可以杜絕手工連接所帶來的風(fēng)險(xiǎn)，能通過簡(jiǎn)單的、參數(shù)化的配置實(shí)施編程。 “Briliante”平臺(tái)不僅能通過AMBA AHB和APB的ARM標(biāo)準(zhǔn)總線來把基于ARM CortexTM-M0, Cortex-M3
- 關(guān)鍵字： 燦芯 SoC
燦芯半導(dǎo)體推出新一代SoC集成平臺(tái)
- 國(guó)際領(lǐng)先的IC設(shè)計(jì)及一站式服務(wù)供應(yīng)商 — 燦芯半導(dǎo)體(上海)有限公司(以下簡(jiǎn)稱“燦芯半導(dǎo)體”)日前宣布，開始面向客戶提供能滿足快速和可靠的RTL交付的新一代SoC集成平臺(tái)“Briliante”。根據(jù)客戶定制的目標(biāo)，結(jié)合架構(gòu)的復(fù)雜度，燦芯半導(dǎo)體能在1~3天內(nèi)完成RTL設(shè)計(jì)以供綜合，包括自動(dòng)生成測(cè)試案例以供驗(yàn)證。此外，這個(gè)通用的平臺(tái)可以杜絕手工連接所帶來的風(fēng)險(xiǎn)，能通過簡(jiǎn)單的、參數(shù)化的配置實(shí)施編程。
- 關(guān)鍵字： 燦芯 SoC Briliante
中芯與燦芯40LL ARM Cortex－A9測(cè)試芯片成功流片
- 國(guó)際領(lǐng)先的IC設(shè)計(jì)公司及一站式服務(wù)供應(yīng)商—燦芯半導(dǎo)體(上海)有限公司與中芯國(guó)際集成電路制造有限公司及ARM日前聯(lián)合宣布，采用中芯國(guó)際40納米低漏電工藝的ARM® Cortex™-A9 MPCore™雙核測(cè)試芯片首次成功流片。 該測(cè)試芯片基于ARM Cortex-A9雙核處理器設(shè)計(jì)，采用了中芯國(guó)際的40納米低漏電工藝。處理器使用了一個(gè)集32K I-Cache和32K D-Cache，128 TLB entries，NEON™ 技術(shù)，以及包括調(diào)
- 關(guān)鍵字： 燦芯 測(cè)試芯片 Cortex
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