- 提出了一種安全可控的可測性設計DFT（Design For Test）。DFT既能夠完成對SoC的測試，又能保障SoC自身敏感信息和關鍵技術的安全。
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SoC 可測性設計 信息安全
- 引言 近年來，消費者對電子產品的更高性能和更小尺寸的要求持續(xù)推動著SoC（系統級芯片）產品集成水平的提高，并促使其具有更多的功能和更好的性能。要繼續(xù)推動這種無止境的需求以及繼續(xù)解決器件集成領域的挑戰(zhàn)，最
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嵌入式存儲器 測試 可測性設計
- 摘要：隨著集成電路的發(fā)展，測試難度的增加，可測試性設計也越來越重要。針對串聯結構的模擬電路提出一種可測性設計結構，該結構大大提高了電路內系統模塊的可測試性，減少了需要額外引出的I／O數，同時不隨內部模塊
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多級 串聯 模擬電路 可測性設計
- 針對一款雷達芯片電路采用基于掃描路徑法的可測性設計，在設計過程中采用時鐘復用技術、IP隔離技術，以及針對具體的時鐘產生電路采用了其他特殊處理技術；通過采用多種恰當有效的可測性設計策略后，大大提高了該芯片電路可測性設計的故障覆蓋率，最終其測試覆蓋率可達到97％，完全滿足設計指標的要求。
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雷達芯片 可測性設計 路徑
- 本文提出在FPGA芯片內插入多條移位寄存器鏈的方法，可使測試開關盒連線資源的時問比傳統的測試方法和已有的一種方法時間上減少了99％以上，大大降低了測試的時間，降低了測試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內。
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SRAM FPGA 資源 可測性設計
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