2.3 PCI Express中斷控制

當(dāng)DMA寫結(jié)束，即dma_wr_done或dma_rd_done其中之一有效時，用戶應(yīng)該通過配置接口cfg_interrupt和cfg_interrupt_assert來提交中斷，當(dāng)核接收到有效中斷時將cfg_interrupt_rdy置為有效，表示中斷請求被接受。PC通過讀DMA中斷寄存器從而認(rèn)領(lǐng)中斷事務(wù)，響應(yīng)處理中斷后清除中斷。用ChipScope捕獲的DMA讀寫完成中斷時序，如圖4所示。

3 系統(tǒng)性能測試

系統(tǒng)性能測試結(jié)果如表1所示。存儲器讀寫DMA數(shù)據(jù)有效帶寬測試為DMA啟動到最后一個存儲器寫TLP或最后一個存儲器讀完成包，測試數(shù)據(jù)總量為8 GB。

測試平臺：Xilinx ML605開發(fā)板(Virtex-6 FPGA);Windows7 64位操作系統(tǒng)，Windriver驅(qū)動;PCIExpress鏈路寬度：X8，PCI Express Core版本：V2.5;MaxPayload Size：128 Bytes;Max Read Request Size：512 Byte;Root Complex Read Completion Boundary：64 Byte。

4 結(jié)束語

研究了基于Xilinx PCI Express Core的高速DMA讀寫設(shè)計，適用于現(xiàn)代雷達系統(tǒng)和高速數(shù)據(jù)采集系統(tǒng)的要求，并具有良好的移植和擴展性。文中給出了DMA設(shè)計框圖，并對系統(tǒng)各部分進行了分析。系統(tǒng)設(shè)計中主要研究了PCI Express Master DMA讀寫設(shè)計及中斷控制，并給出了DMA讀寫和中斷控制的采樣時序，通過系統(tǒng)性能測試數(shù)據(jù)，可以看出本文所設(shè)計的基于Xilinx PCI Express Core的高速DMA讀寫可以滿足高速信號處理的要求。