基于數(shù)字移相高精度脈寬測(cè)量系統(tǒng)
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利用DLL功能可以非常快速方便地構(gòu)建移相計(jì)數(shù)模塊，實(shí)現(xiàn)本文前面介紹的測(cè)量方法。移相計(jì)數(shù)模塊結(jié)構(gòu)如圖5所示。原始時(shí)鐘通過(guò)CLKDLL處理后得到的相位依次相差90°的四路時(shí)鐘輸出為CLK0、CLK90、CLKl80和CLK270，它們分別作為四個(gè)相同的16位計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘，待測(cè)信號(hào)連接計(jì)數(shù)器的使能端，同時(shí)控制四個(gè)計(jì)數(shù)器的啟動(dòng)和停止。有了各計(jì)數(shù)器的計(jì)數(shù)結(jié)果，再通過(guò)加法器得到累加的計(jì)數(shù)個(gè)數(shù)，最后計(jì)算出信號(hào)脈寬值。
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3仿真和精度分析
圖6給出了FPGA芯片內(nèi)部布線后用Modelsim進(jìn)行仿真的結(jié)果。在RESET后就啟動(dòng)移相計(jì)數(shù)模塊，開(kāi)始對(duì)待測(cè)信號(hào)進(jìn)行測(cè)量，完成一次測(cè)量后產(chǎn)生READY信號(hào)，同時(shí)輸出測(cè)量結(jié)果，以供后續(xù)部分使用。仿真的結(jié)果證明測(cè)試系統(tǒng)達(dá)到設(shè)計(jì)目標(biāo)。
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下面進(jìn)一步對(duì)系統(tǒng)做深入的誤差分析。造成系統(tǒng)測(cè)量脈寬誤差的來(lái)源主要有系統(tǒng)原理誤差TS、時(shí)鐘相移誤差TP和信號(hào)延遲誤差Td以及計(jì)數(shù)時(shí)鐘抖晃TC，如圖7所示。
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由前所述，當(dāng)80MHz晶振時(shí)鐘輸入時(shí)，系統(tǒng)原理誤差Ts=3．125ns。時(shí)鐘相移誤差為從CLKDLL中出來(lái)的四路時(shí)鐘信號(hào)之間本身的相位偏移，根據(jù)芯片提供的參數(shù)，其最大TP為200ps。計(jì)數(shù)時(shí)鐘抖晃是指從CLKDLL中輸出的時(shí)鐘信號(hào)本身周期的偏差，其最大TC為60ps。由于計(jì)數(shù)的時(shí)鐘周期數(shù)較多，故平均后其對(duì)整個(gè)系統(tǒng)的測(cè)量誤差影響可以忽略不計(jì)。
信號(hào)延遲誤差即為由于芯片內(nèi)部各信號(hào)傳輸延遲不一致而造成的四個(gè)計(jì)數(shù)器計(jì)數(shù)的同步誤差。為分析該誤差情況，用ISE 5．1提供的Timing Analyzer程序?qū)﹃P(guān)鍵路徑做進(jìn)一步的時(shí)間分析，得到的結(jié)果如表1所示。
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表中第一欄為從CLKDLL中出來(lái)的計(jì)數(shù)時(shí)鐘到各自計(jì)數(shù)器的延遲時(shí)間，第二欄為用來(lái)控制計(jì)數(shù)器啟動(dòng)停止的HF信號(hào)到四個(gè)計(jì)數(shù)器的時(shí)間。由于需要的是各計(jì)數(shù)時(shí)鐘間相對(duì)延遲時(shí)間，故第三欄給出時(shí)鐘相對(duì)于HF信號(hào)到計(jì)數(shù)器的延遲，即為第一欄和第二欄的差值。由此得出信號(hào)延遲誤差Td=0．950ns。
故有系統(tǒng)測(cè)量誤差T為：
T=TS+TP+Td=4．275ns (2)
即脈寬測(cè)量最大誤差為±4．275ns。與脈沖計(jì)數(shù)法比較，同樣的80MHz時(shí)鐘輸入，最大測(cè)量誤差減小到原來(lái)的34．2％。
本文在數(shù)字移相技術(shù)的基礎(chǔ)上設(shè)計(jì)了一種高精度的脈寬測(cè)量系統(tǒng)，使測(cè)量精度相對(duì)于脈沖計(jì)數(shù)法提高了多倍。若需進(jìn)一步提高這種方法的測(cè)量精度，可以通過(guò)以下兩個(gè)方面進(jìn)行改進(jìn)：(1)繼續(xù)提高晶振頻率，尋求速度更快的FPGA芯片。晶振頻率越高，系統(tǒng)原理誤差越小。(2)減小信號(hào)延遲誤差。由前面可以看到，信號(hào)的延遲誤差對(duì)系統(tǒng)精度的影響占了很大的比例。減小各計(jì)數(shù)時(shí)鐘和待測(cè)信號(hào)到計(jì)數(shù)器的信號(hào)延遲的差異，可以有效地提高測(cè)量精度。由于FPGA內(nèi)部信號(hào)延遲的時(shí)間均可以很方便地得到，因此在設(shè)計(jì)時(shí)可以通過(guò)調(diào)整內(nèi)部各元件的放置位置以及連線來(lái)盡量減小延遲誤差，或者通過(guò)添加一些門(mén)電路來(lái)增加延時(shí)以使各信號(hào)延遲時(shí)間盡可能相同。
評(píng)論