在設(shè)計中采用了共源共柵補(bǔ)償，即在第一級的cascode結(jié)點和第二級的輸出結(jié)點之間接了一個補(bǔ)償電容CC。這種補(bǔ)償產(chǎn)生了一個低頻主極點，并在較高頻率處產(chǎn)生了兩個互補(bǔ)的零點和極點。這種補(bǔ)償方法同Miller補(bǔ)償相比，在提高相位裕度的同時，可以提供更大的帶寬。補(bǔ)償電容CC的大小對于運算放大器的相位裕度和單位增益帶寬都有很大的影響，并且隨著CC的增加，運算放大器的單位增益帶寬會降低，而相位裕度則會增大。

仿真結(jié)果表明，該運算放大器在3.3V的電源電壓下，直流增益為98dB，單位增益帶寬為348MHz，相位裕度位為61度，完全能夠滿足系統(tǒng)的要求。

2.3 動態(tài)比較器

在流水線ADC中，每一級內(nèi)部的子ADC都是一個由多個比較器組成的全并行ADC，可以說比較器是整個ADC中使用最多的單元電路，其功耗是整個ADC功耗的一個重要組成部分。由于采用了數(shù)字校正技術(shù)，可以對比較器的輸出信號進(jìn)行校正，因而對比較器的失調(diào)指標(biāo)要求比較寬松，使得在比較器的設(shè)計中，在滿足速度要求的前提下，可以通過犧牲精度來降低功耗。本設(shè)計中采用差分結(jié)構(gòu)動態(tài)比較器[5]，它由交叉耦合的差分對和鎖存器負(fù)載組成，由于整個比較器電路的電源和地之間不存在直流通路，因此不消耗靜態(tài)電流，其結(jié)構(gòu)如圖4所示。

當(dāng)Vlatch信號為低電平時，M5、M6管截止，M9、M12管導(dǎo)通，比較器的兩個輸出端全部被置位為高電平，此時，M7、M8管導(dǎo)通，M1~M4管的漏端被充電至(VDD-VT)，而M5、M6管的漏端電壓則由比較器的輸入信號決定。當(dāng)Vlatch信號為高電平時，M9、M12管截止，M5、M6導(dǎo)通，差分對開始工作，對（Vin+-Vin-）和（Vref+-Vref-）進(jìn)行比較，引起比較器左右兩個支路也即兩個輸出端的泄放電流不同，從而導(dǎo)致鎖存器發(fā)生翻轉(zhuǎn)，輸出比較結(jié)果，同時電源電流也被切斷。

由上面的分析可以看出，在整個比較過程中，功率消耗僅僅發(fā)生在轉(zhuǎn)換瞬間，其靜態(tài)功耗可以忽略不計；同時該比較器的輸入管在比較開始時工作在飽和區(qū)，具有較大的跨導(dǎo)，因此這種差分結(jié)構(gòu)的動態(tài)比較器具有較高的速度和分辨率。仿真結(jié)果表明，該比較器在不同的仿真條件下失調(diào)電壓小于15mV，建立時間約為3ns，而功耗僅為0.2mW。

3 仿真結(jié)果與結(jié)論

本文基于0.18μm CMOS數(shù)?；旌瞎に嚹Ｐ停褂肏spice對流水線可重構(gòu)ADC中的關(guān)鍵電路進(jìn)行了仿真，并使用Matlab對整個可重構(gòu)流水線ADC進(jìn)行了行為級仿真。表1總結(jié)了在不同的重構(gòu)控制配置信號下，即在不同采樣頻率和分辨率位數(shù)下，可重構(gòu)流水線ADC的有效位數(shù)。從表1可以看出，所設(shè)計的可重構(gòu)流水線ADC在給定的采樣頻率和分辨率位數(shù)下，都達(dá)到了設(shè)計要求。

本文在傳統(tǒng)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器基礎(chǔ)之上增加了一個重構(gòu)配置控制電路及其他部分電路，設(shè)計了一種可重構(gòu)流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器。該模數(shù)轉(zhuǎn)換器可以根據(jù)輸入信號范圍及系統(tǒng)需要通過一個重構(gòu)配置控制信號來動態(tài)地配置采樣頻率的大小及分辨率的位數(shù)，特別適用于多標(biāo)準(zhǔn)收發(fā)器中。在實際應(yīng)用中，根據(jù)輸入信號的頻率范圍及系統(tǒng)需要，可以通過重構(gòu)配置控制信號來配置ADC的采樣頻率和分辨率位數(shù)。