FIFO 控制器內(nèi)部各模塊功能如下:

　　(1) 數(shù)據(jù)解析對從網(wǎng)絡中接收的數(shù)據(jù)進行判斷，如果是中斷事件將中斷數(shù)據(jù)寫到中斷FIFO 中，如果是需要共享的數(shù)據(jù)則一部分送到SDRAM 控制器，一部分送仲裁機構;(2) 數(shù)據(jù)封裝對本節(jié)點發(fā)送的數(shù)據(jù)重新打包，加入數(shù)據(jù)類型、數(shù)據(jù)包長度、發(fā)送節(jié)點ID、目標節(jié)點ID 及校驗等相關信息，以便于其他節(jié)點對數(shù)據(jù)進行解析;(3) 仲裁機構對來自接收FIFO 的數(shù)據(jù)和本節(jié)點發(fā)送到數(shù)據(jù)進行仲裁， 當他們同時到達時來自接收FIFO的數(shù)據(jù)優(yōu)先;(4) 讀信號產(chǎn)生器在接收到半滿中斷時產(chǎn)生讀信號，從接收FIFO 中讀出相應的數(shù)據(jù)，避免FIFO 充滿或溢出;(5) 寫信號產(chǎn)生器在仲裁機構向下發(fā)送數(shù)據(jù)時給發(fā)送FIFO一個寫信號。FIFO控制器仿真時序如圖4所示。

圖4 FIFIO 控制器仿真時序

　　2.3 編解碼控制器

　　編解碼控制器由信號產(chǎn)生器、數(shù)據(jù)校驗、8B/10B編碼、8B/10B 解碼組成。編解碼控制器結構如圖5 所示。在這部分主要是進行數(shù)據(jù)8B/10B 編解碼，以與編解碼芯片數(shù)據(jù)格式匹配同時給編解碼芯片的正常工作提供控制信號，數(shù)據(jù)編解碼控制器仿真時序如圖6 所示。

圖5 編解碼控制器結構圖

　圖6 數(shù)據(jù)編解碼仿真時序