3 性能分析與比較

　　對于基為64的Montgomery乘法器,計算一次模乘運(yùn)算的總時鐘周期數(shù)時，需要考慮NW≤2NS和NW>2NS兩種情況，NW代表操作數(shù)所含的字?jǐn)?shù)。一個MMcell需要兩個時鐘周期的執(zhí)行時間，因此一個字經(jīng)過流水線的總時鐘周期數(shù)是2NS+1。由于每次可處理6 bit，所以需

　　從表1可以看出，在不同條件下，本文的設(shè)計在性能上平均比Tenca的設(shè)計提高了48%。本文采用字長32 bit，級數(shù)NS=8實(shí)現(xiàn)基為64的Montgomery乘法器，且使用Verilog HDL語言實(shí)現(xiàn)上述設(shè)計，并使用ModelSim 對設(shè)計進(jìn)行了仿真驗(yàn)證;基于SMIC 0.18 μm CMOS標(biāo)準(zhǔn)數(shù)字邏輯工藝，利用Design Compiler 進(jìn)行了綜合設(shè)計，結(jié)果顯示頻率達(dá)到251 MHz，面積為37 381門。

　　顧葉華在參考文獻(xiàn)[4]中對Tenca提出的流水線結(jié)構(gòu)進(jìn)行了優(yōu)化，提出了一種基為4的Montgomery乘法器方案。面積和速度的比較如表2所示。從表中可以看出，本設(shè)計在512 bit和1 024 bit下具有最小的時間×面積的值，綜合性能最優(yōu)。

　　本文對Tenca提出的基為8的可擴(kuò)展Montgomery模乘器進(jìn)行改進(jìn)，采用了更高的基為64的設(shè)計，進(jìn)一步減少了部分積的個數(shù)，縮短了運(yùn)算時間。與Tenca在參考文獻(xiàn)[2]中的設(shè)計相比，時鐘周期數(shù)平均減少了48%，并且縮短了關(guān)鍵路徑的延遲相比，綜合性能具有明顯地提高。