(1)OUTV/SCLK：輸出電壓幅度和串行接口時鐘。為高電平時，表示正常差分輸出數(shù)據(jù)幅度，為低電平時，表示降低差分輸出幅度和降低功耗。當(dāng)擴展控制模式被激活，SCLK作為串行數(shù)據(jù)的輸入時鐘。

　　(2)OUTEDGE/DDR/SDIN：DCLK邊沿選擇，雙數(shù)據(jù)速率(DDR)和串行數(shù)據(jù)串行輸入。當(dāng)輸出數(shù)據(jù)轉(zhuǎn)換時，此引腳設(shè)定DCLKp的輸出邊緣。當(dāng)引腳浮空或連接到1/2電源電壓時，使能DDR時鐘。在擴展控制模式下，此引腳作為串行數(shù)據(jù)輸入端(SDIN)。

　　(3)RESET：復(fù)位。當(dāng)引腳輸入正脈沖用于復(fù)位和同步多個轉(zhuǎn)換器的時序DCLK。

　　(4)PD/PDQ：低功耗掉電模式。PD引腳為高電平時，芯片進入低功耗掉電模式。當(dāng)PDQ引腳接高電平時，只有Q通道進入低功耗掉電模式。

　　(5)CAL：校準(zhǔn)模式啟動信號。最低80個時鐘周期的邏輯低電平輸入之后緊隨80個時鐘周期的邏輯高電平輸入，將激發(fā)電路進入自動校準(zhǔn)模式。

　　(6)FSR/ECE：全量程選擇以及擴展控制模式選擇，在非擴展控制模式，邏輯低電平會把全量程差分輸入范圍(峰峰值)設(shè)置為650mV;邏輯高電平會把全量程差分輸入范圍(峰峰值)設(shè)置為870mV。當(dāng)此腳連接到1/2電源電壓或者懸空時，進入擴展控制模式。

　　(7)CLKp/CLKn：ADC的LVDS時鐘輸入。這個差分時鐘信號必須是交流耦合的。輸入信號將在CLKp的下降沿被采樣。

　　(8)VINIp/VINIn/VINQp/VINQn：ADC的模擬輸入腳。

　　(9)CalFlag：校準(zhǔn)運行指示。高電平有效。

　　(10)DI/DQ/DId/DQd：I通道和Q通道的LVDS數(shù)據(jù)輸出。

　　(11)ORp/ORn：輸入溢出指示。

　　(12)DCLKp/DCLKn：差分時鐘輸出，用于鎖存輸出數(shù)據(jù)。這些引腳可以選擇延時或不延時以便輸出同步，在單倍數(shù)據(jù)率SDR模式下，這些信號的速度為輸入時鐘的1/2，在雙倍數(shù)據(jù)率DDR模式下，這些信號的速度為輸入時鐘的1/4。在校準(zhǔn)周期內(nèi)DCLK不被激活。

　　MXT2001的應(yīng)用

　　MXT2001模數(shù)轉(zhuǎn)換器可用于單/雙通道的高速數(shù)據(jù)采集系統(tǒng)中，圖3為該芯片工作于雙通道采樣模式下的典型應(yīng)用原理圖，外部I/Q雙通道數(shù)據(jù)經(jīng)此芯片進行模數(shù)轉(zhuǎn)換，并通過LVDS接口電路輸出并存儲到FPGA芯片中。

　　MXT2001的管腳1至管腳36為輸入管腳，其簡化連接關(guān)系如圖3所示。電路的典型工作條件為電源電壓1.8V，時鐘輸入頻率為1.0GHz，REXT腳接精度為0.1%，阻值為3.3kΩ的電阻，此電阻值將輔助設(shè)定芯片內(nèi)部基準(zhǔn)電流，應(yīng)保證足夠的精度(精度最好不要低于1%)。

　　該ADC的模擬信號輸入(包括時鐘輸入和I/Q路信號輸入)，推薦采用差分輸入而不是單端輸入，這對系統(tǒng)的性能影響很大。如果被采樣輸入信號是單端信號，可以預(yù)先通過單/雙端變換電路，將單端信號變成差分信號。采用BALUN(非平衡變壓器，如型號ETC1-1-13)或者采用平衡電橋電路均可實現(xiàn)單端輸入到雙端輸入的信號變換。

　　MXT2001輸出的二進制編碼數(shù)據(jù)為4路8位500Msps LVDS信號，可并行輸入到FPGA芯片并轉(zhuǎn)換成編碼數(shù)字信號，轉(zhuǎn)存在FPGA的FIFO存儲體中，方便信號讀取。采用的FPGA芯片可選擇Xilinx公司的Virtex-4/Virtex-5系列產(chǎn)品，這類芯片的I/O管腳采用了片上同步(Chip-Sync)技術(shù)，便于高速采集數(shù)據(jù)的信號捕捉。

　　結(jié)束語

　　該款雙通道8位1GSPS的ADC芯片MXT2001具有高速、高精度、低功耗、多通道的特點，具有優(yōu)異的動態(tài)性能，可以廣泛用于各種實時性要求特別高的軍民用電子系統(tǒng)和測試設(shè)備中，為射頻信號接收器，高速雷達，衛(wèi)星機頂盒，通信系統(tǒng)，數(shù)字示波器，測試設(shè)備等高精尖設(shè)備提供關(guān)鍵器件。