一種高速低功耗LVDS接收器電路的設計
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接收器電路的仿真結(jié)果如圖8所示，圖中給出了輸入共模電平分別為0 V、1．2 V、2．4 V；差分脈沖電壓差80 mV；脈沖信號頻率1GHz。可見，接收器電路在輸入共模范圍0～2．4 V內(nèi)均可穩(wěn)定工作在2 Gbit·s-1。接收器電路的具體技術(shù)指標概要如表1所示。本文引用地址：http://www.bjwjmy.cn/article/176455.htm
4 結(jié)束語
提出了一種符合IEEE Std 1596．3-1996標準的新型低功耗LVDS接收器電路。通過采用Rail-rail前置放大器實現(xiàn)了LVDS接收器電路的共模電平0～2．4 V的要求，通過自偏置折疊放大器、偽差分對等技術(shù)有效降低了電路功耗，在2．5 V電源電壓，數(shù)據(jù)傳輸速率為2Gbit·s-1下平均功耗僅為3 mW。該LVDS接收器電路可廣泛應用于高速低功耗的芯片間數(shù)據(jù)傳輸系統(tǒng)。
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