基于CPRI協(xié)議的光纖通訊設計與實現(xiàn)
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2．3 PCB布板設計
PCB布板設計要特別注意信號完整性問題，尤其當系統(tǒng)設定速率為2457．6Mbps高速傳輸時。圖3所示為系統(tǒng)速率設定為2457．6Mbps，未注意信號完整性問題的PCB布板設計下，TXCLK時鐘信號眼圖，可以看到時鐘信號質(zhì)量較差。而SCAN25100對TXCLK信號質(zhì)量要求較高，如占空比要求為45％～55％范圍。經(jīng)測試，在此設計下，當系統(tǒng)工作于614．4Mbps或1228．8Mbps時，系統(tǒng)能正常傳輸數(shù)據(jù)，但當系統(tǒng)速率轉(zhuǎn)換為2457．6Mbps，此時TXCLK／RXCLK雙邊沿對DDR(Double Data Rate)數(shù)據(jù)出現(xiàn)了錯誤采集，SCAN25100與光模塊之間的差分串行數(shù)據(jù)線傳輸也變得不穩(wěn)定。因此系統(tǒng)對PCB布板設計要求較高。本文引用地址：http://www.bjwjmy.cn/article/156425.htm
FPGA與SCAN25100之間的并行數(shù)據(jù)線要與相應的TXCLX／RXCLK時鐘線等長布線設計，同時根據(jù)國家半導體的推薦，布線應采用65歐姆阻抗匹配。SCAN25100與光模塊之間的高速差分串行數(shù)據(jù)線，應合理布局，使其盡可能得短，同時DOUT和RIN應布于不同層盡量分隔開布線，這樣盡可能地減少DOUT和RIN之間的串擾。PCB布板優(yōu)化設計后，高速傳輸下TXCLK時鐘信號眼圖如圖4所示?？梢钥吹?ldquo;眼睛”張開，信號質(zhì)量得到改善。
3 FPGA設計
FPGA內(nèi)CPRI數(shù)據(jù)包括用戶I／Q數(shù)據(jù)、控制管理數(shù)據(jù)和同步數(shù)據(jù)。在發(fā)送端，通過CPRI固定的幀結(jié)構形式將這三部分數(shù)據(jù)進行復接與成幀處理，然后發(fā)送給SCAN25100完成物理層8B／10B編碼和并串轉(zhuǎn)換。在接收端，光模塊接收回的數(shù)據(jù)，經(jīng)由SCAN25100物理層8B／10B解碼和串并轉(zhuǎn)換，F(xiàn)PGA將這三部分數(shù)據(jù)進行分接與解幀處理，并提取出時鐘信號。下面分別對FPGA對SCAN25100控制與狀態(tài)監(jiān)控，數(shù)據(jù)接口發(fā)送與接收模塊進行相應介紹，采用Verilog語言設計相應模塊。
3. 1 配置與監(jiān)控模塊
FPGA需要根據(jù)系統(tǒng)需求對SCAN25100進行相應的配置，如設置芯片管腳使用電平標準，傳輸速率SPMODE(1：0)等，以使其正常啟動工作。對SCAN25100的配置，可以使用兩種方式。通過對SCAN25100芯片的相應配置管腳直接進行電平拉高或拉低操作，這種方式較為簡單，但無法實現(xiàn)系統(tǒng)工作時動態(tài)改變配置值；FPGA將配置數(shù)據(jù)通過芯片的MDIO接口寫入芯片，這種方式需要FPGA同樣定義一個MDIO接口，配置過程稍顯復雜，優(yōu)點在于輔助軟件的支持可以在系統(tǒng)工作時動態(tài)改變配置值。
為了系統(tǒng)調(diào)試工作的方便，通過FPGA對SCAN25100的狀態(tài)監(jiān)控是非常有必要的，需要將芯片的幾個反映芯片工作狀態(tài)數(shù)據(jù)輸出給FPGA。
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