如圖5所示，系統時鐘clk經過64分頻得到clk_64。邏輯控制單元由6級移位寄存器構成。在每個clk_64上升沿到來時，邏輯控制單元將產生一個6位的頻率控制字(k)。當DDS使能信號ce為高電平時，DDS將停止工作。當ce為低電平時，在clk上升沿時DDS被觸發(fā)，在當前狀態(tài)下k的控制下，得到相應地址所對應的信號幅值。當k沒有變化時，DDS輸出正弦信號的頻率沒有任何變化，在一個clk_64上升沿到來時，k發(fā)生變化，從而使得DDS輸出的正弦信號的頻率發(fā)生變化。當復位信號reset為高電平時，邏輯地址控制單元和DDS單元同時回到初始狀態(tài)，并保持不變，輸出端dds_FH輸出一直為零。當reset變?yōu)榈碗娖綍r，在一個clk上升沿時系統開始工作。

為方便觀察仿真結果，本設計采用ModelSim SE 6．1d作為仿真波形測試軟件。通過3．1節(jié)分析，由于本設計的DDS所產生的頻率性能穩(wěn)定，且跳頻信號的誤差并不累加。因此本節(jié)只給出仿真結果，不做其性能分析。圖6為基于DDS的跳頻信號，圖6給出圖5中各個控制信號的仿真結果。表2中給出圖6中不同頻率控制字所對應的正弦信號的頻率與理論值的對比，可以看出本設計的DDS與理論值的誤差較小。由于ROM中存儲的點數較少，更加節(jié)省資源。

4 結束語
在FPGA硬件平臺下設計基于DDS的跳頻信號產生系統，不僅實現了大量數據快速運算，提高了仿真的速度，而且可以靈活、重復地對系統的參數進行優(yōu)化配置，便于提高跳頻系統的性能。本文所設計的DDS，結構簡單、硬件資源占用率少，且產生頻率相對準確。根據對所需跳頻信號精確度要求的不同，合理配置參數，協調硬件資源與頻率準確之間的矛盾關系，最終實現跳頻系統的最優(yōu)配置。