基于SOPC的腦電信號實(shí)時(shí)處理
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N是傅里葉變換的點(diǎn)數(shù)，此處為1 024點(diǎn)。
3)由于只計(jì)算相對功率，故在計(jì)算功率時(shí)沒有除點(diǎn)數(shù)N；
4)本計(jì)算的步長取1 ms，將與采樣頻率對應(yīng)，給計(jì)算帶來方便。
系統(tǒng)軟件流程圖如圖4所示。本文引用地址：http://www.bjwjmy.cn/article/154471.htm
4 實(shí)驗(yàn)結(jié)果
腦電信號是一種低頻且極其微弱的信號，一般為5～1 000μV。腦電信號的采集又常常伴隨著很大的噪聲干擾，尤其是50 Hz的工頻干擾。實(shí)驗(yàn)結(jié)果如圖5所示。
經(jīng)實(shí)驗(yàn)結(jié)果分析，本設(shè)計(jì)可以有效完成對腦電信號的去噪及濾除50 Hz的工頻干擾，并能精確提取腦電信號的特征，為腦電信號的進(jìn)一步研究做準(zhǔn)備。
5 結(jié)束語
本設(shè)計(jì)的硬件實(shí)現(xiàn)都是在SOPC Builder環(huán)境下完成的，SOPC Builder提供的圖形化系統(tǒng)架構(gòu)平臺(tái)極為方便地給設(shè)計(jì)人員提供了系統(tǒng)構(gòu)建的優(yōu)越性。SOPC Builder采用軟件搭建硬件系統(tǒng)的方法，突破了硬件系統(tǒng)難裁剪，不易升級，開發(fā)周期長，維護(hù)困難等諸多缺陷。而且SOPC Builder可根據(jù)搭建的硬件系統(tǒng)自動(dòng)生成對應(yīng)的代碼，可使各部件通過Avalon總線有序的連接和工作，將設(shè)計(jì)人員解放到系統(tǒng)框架的總體設(shè)計(jì)和用戶程序的設(shè)計(jì)，大大地促進(jìn)了開發(fā)效率，縮短了開發(fā)流程。此外SOPC中也極為方便的為設(shè)計(jì)人員提供了加入自己設(shè)計(jì)的組建和自己定制的指令的功能，這樣可使開發(fā)人員可以通過自己定制的指令更加高效地完成設(shè)計(jì)。SOPC系統(tǒng)具有在硬件的可重構(gòu)與可重配置，這是FPGA在硬件開發(fā)過程中獨(dú)一無二的特點(diǎn)。
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