數(shù)據(jù)存儲(chǔ)模塊主要是作為時(shí)鐘記數(shù)模塊所記數(shù)據(jù)的緩沖器,在時(shí)鐘記數(shù)模塊和數(shù)據(jù)處理模塊之間充當(dāng)接口。正如前面所介紹的,選用了一片選進(jìn)先出（FIFO）芯片,型號(hào)是IDT72230。此型號(hào)的FIFO具有2K×8的存儲(chǔ)空間。在FIFO的數(shù)據(jù)全滿后,由IDT72230的FF（全滿標(biāo)志引腳）向數(shù)據(jù)處理模塊發(fā)送中斷請(qǐng)求信號(hào)。而數(shù)據(jù)處理模塊中的DSP會(huì)從FIFO中將這2K數(shù)據(jù)讀出來(lái)。

數(shù)據(jù)處理模塊

數(shù)據(jù)處理模塊以DSP為核心,來(lái)對(duì)記數(shù)器記得的值進(jìn)行處理,最終算得Jitter的值。DSP中用到了中斷口IT1,當(dāng)FIFO滿時(shí),從FIFO中讀出2K個(gè)數(shù)據(jù)。而DSP與外部的通信則用的是異步串口。

調(diào)試

由于系統(tǒng)工作于較高的頻率,計(jì)數(shù)器為100MHz,DSP為40MHz,DSP的外圍設(shè)備一般為20MHz,最高為40MHz,因而在系統(tǒng)設(shè)計(jì)中,必須注意高頻影響。

在布線時(shí),特意把數(shù)據(jù)和地址成組布線,以降低對(duì)其它信號(hào)的影響。對(duì)一些關(guān)鍵的控制線。如存儲(chǔ)器讀寫信號(hào)和FIFO讀寫信號(hào),在其兩邊都加上了地線保護(hù)特別是FIFO的讀寫信號(hào),由于其對(duì)干擾特別敏感。對(duì)一些較長(zhǎng)的引線,可串接一個(gè)30Ω的小電阻或加終端匹配以減小反射。

在軟件設(shè)計(jì)中,采用C語(yǔ)言和匯編語(yǔ)言混合編程。具體的編程方法可查閱DSP的手冊(cè)。TI公司還提供了一個(gè)運(yùn)行庫(kù)（RuntimeLib）。用TI公司的JATG調(diào)試器進(jìn)行調(diào)試時(shí),在DSP程序中調(diào)用運(yùn)行庫(kù)的函數(shù),可以打開PC機(jī)上的文件獲取數(shù)據(jù),或?qū)SP的數(shù)據(jù)傳入PC機(jī)并存入文件,或通過(guò)PC機(jī)鍵盤向DSP傳遞信息和發(fā)送命令,從而為調(diào)試帶來(lái)了極大的方便。

由于在本設(shè)計(jì)中采用了DSP技術(shù),使得開發(fā)的周期大為縮減,系統(tǒng)的靈活性也大大增強(qiáng)。隨著數(shù)字處理芯片（DSP）處理速率的加快,外圍通訊能力的加強(qiáng),以及數(shù)字信號(hào)處理的實(shí)時(shí)性的需要,其應(yīng)用范圍必將越來(lái)越廣泛。