成功的同步設計要求各路DDS的參考時鐘之間的相位差最小。參考時鐘邊沿的時間差會使各路DDS輸出信號產生相應比例的相位差。參考時鐘的邊沿抖動要足夠小，上升/下降時間要短，以免增加時鐘信號的相位誤差。數(shù)據采集與多路DDS單元電路首先把外部送來的50MHz高精度、高穩(wěn)定度的正弦信號轉換成方渡，送給各路DDS作參考時鐘。時鐘轉換功能利用1：4的PECL時鐘分配器SYl00EL15實現(xiàn)。ECL電路是現(xiàn)有各種實用數(shù)字邏輯集成電路中速度最快的一種，也是目前惟一能夠提供亞毫微秒開關時間的實用數(shù)字邏輯電路。SYl00EL15最高可以工作在1.25GHz頻率上，器件間的最大偏斜為200ps，單個器件的最大偏斜為50ps，時鐘均方抖動僅為2.6ps，上升時間介于325ps和575ps之間。AD9854的參考時鐘能夠兼容PECL邏輯。射頻信號在長線傳輸過程中，為了抑制由此產生的反射和串擾，SY100EL15的輸出與AD9854參考時鐘之問的PECL邏輯電路必須良好地匹配。圖4的匹配方式是一種比較好的方案。圖中：

　　對于3.3V供電的LVPECL電路，R1取126Ω，R2取82.5Ω。AD9854的時鐘輸入電路有單端方式和差分方式兩種，采用差分方式有利于抑制電路產生共模噪聲。時鐘分配網絡布線時，要保證每一路差分時鐘信號的走線等長，并且各路DDS時鐘信號之間的走線也應當?shù)乳L。電路板應該按照微帶線設計。不同的微帶線結構將導致信號傳輸常數(shù)有所差異。

　　2.2 刷新時鐘

　　AD9854芯片引腳中與配置內核密切相關的信號除了數(shù)據線、地址線、寫信號以外，還有刷新時鐘。寫信號的作用是將I/O口上的數(shù)據傳送到AD9854芯片內部的緩沖區(qū)中，而刷新時鐘則用于配置AD9854內核的相應寄存器。刷新時鐘引腳既可以作為輸入信號，工作于外部刷新模式;又可以作為輸出信號，工作于內部刷新模式。鑒于多路同步原因，通常工作于外部刷新模式。刷新信號的時序如圖5所示。從AD9854內部看，刷新時鐘UPDATE實際上是電平有效信號。在該信號出現(xiàn)于AD9854引腳后的第一個系統(tǒng)時鐘上升沿，即A時刻，系統(tǒng)時鐘識別到刷新時鐘。在第三個系統(tǒng)時鐘的上升沿，產生AD9854芯片DDS內核的內部刷新時鐘。該信號與系統(tǒng)刷新時鐘同步，作為將I/O口上的數(shù)據配置到AD9854內部配置寄存器的時鐘信號。在第四個系統(tǒng)時鐘的上升沿，完成對內部寄存器的配置。在第五個時鐘的上升沿，產生內部刷新時鐘信號的下降沿，配置過程結束。以圖5為例，為使該過程工作可靠，應當保證三路DDS芯片的刷新時鐘必須超前于相同的系統(tǒng)時鐘，即時鐘0，否則會導致各路DDS的輸出相差一個AD9854的系統(tǒng)時鐘。

　　2.3 鎖相倍頻

　　根據數(shù)模轉換的數(shù)學模型，DDS輸出信號的頻率通常不得超過系統(tǒng)時鐘頻率的40%。以50MHz作為參考時鐘產生頻率為20MHz的信號會給濾波帶來困難。AD9854內部集成了鎖相倍頻電路，可以將50MHz的參考時鐘倍頻至200MHz。片上鎖相倍頻電路帶來的問題是環(huán)路建立時間會隨著AD9854及片外環(huán)路濾波器的器件不同而產生差異。這將導致在鎖相環(huán)路的建立過程中，送給AD9854相位累加器的系統(tǒng)時鐘周期數(shù)目無法準確預測。因此在環(huán)路建立過程中，相位控制字的值必須為零以避免相位累加器的值不斷累加。DDS芯片內部集成鎖相環(huán)路的建立時間典型值約為400μs。為了保證各路DDS的同步，在起始10ms讓AD9854輸出的頻率控制字和相位控制字始終為零。10ms以后，才啟動AD9854的輸出相位累加過程。待PLL建立起來以后，再改變各路DDS芯片相應的控制字。

　　計算機的主控軟件用VB語言編寫，系統(tǒng)FPGA軟件用VHDL語言編寫。FPGA內部設計了一個基于FIFO技術的緩沖區(qū)，將主控計算機發(fā)送過來的各類控制命令暫存。為了簡化控制時序，采用的方法是利用ISA總線的數(shù)據線依次傳輸各路AD9854的配置數(shù)據和寄存器地址，并且暫時存放在緩沖區(qū)中;而后利用ISA總線的寫信號作為各路AD9854的刷新時鐘信號，完成對DDS芯片的同步配置。

3 測試結果

　　ISA總線信號源采用四層印刷電路板設計。布線時，采取電源退耦濾波、合理分割內電層、隔離數(shù)字地和模擬地等措施，有效地克服了計算機內部復雜的電磁干擾環(huán)境，得到了較好的測試結果。結果表明，信號在20MHz處的相位噪聲優(yōu)于一100dBc@lkHz，在O～0.5fs范圍內的雜散抑制優(yōu)于-55dBc。以DDS的尉新信號作為同步參考信號，三路DDS(包括DDS3的I/Q兩路)，從刷新時鐘上升沿到DDS有信號輸出，時間間隔均為305ns，能夠實現(xiàn)精確的同步。

　　本文對基于計算機的DDS技術做了嘗試。在沒有增加屏蔽結構的條件下。頻率合成器的相位噪聲和雜散指標都滿足系統(tǒng)要求，針對AD9854，通過精心設計，實現(xiàn)了多路DDS的同步和IQ正交輸出。

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